[發(fā)明專利]一種基于FPGA的多串口并行處理架構(gòu)

在審

• 申請(qǐng)?zhí)枺?/td>: 201310693940.9
• 申請(qǐng)日: 2013-12-18
• 公開（公告）號(hào): CN103713543A
• 公開（公告）日: 2014-04-09
• 發(fā)明（設(shè)計(jì)）人: 王楠;劉玉升;邵磊
• 申請(qǐng)（專利權(quán)）人: 國核自儀系統(tǒng)工程有限公司
• 主分類號(hào): G05B19/042
• 分類號(hào): G05B19/042
• 代理公司: 上海申匯專利代理有限公司 31001
• 代理人: 俞宗耀;俞昉

1.一種基于FPGA的多串口并行處理架構(gòu)，包括收發(fā)器、FPGA可編程邏輯芯片和處理器CPU，CPU通過CPU接口總線與所述FPGA芯片連接，其特征在于：在所述FPGA?芯片內(nèi)部通過硬件描述語言設(shè)計(jì)多個(gè)UART核和與各UART核相對(duì)應(yīng)的多個(gè)協(xié)處理器MCU；所述FPGA內(nèi)嵌多個(gè)與各協(xié)處理器MCU相對(duì)應(yīng)的嵌入式存儲(chǔ)器，各嵌入式存儲(chǔ)器配置為可以讀寫操作的雙端口模式；所述多個(gè)UART核與多個(gè)相對(duì)應(yīng)的所述收發(fā)器通過RS232/RS422/RS485接口連接。

2.根據(jù)權(quán)利1要求所述的一種基于FPGA的多串口并行處理架構(gòu)，其特征在于：所述FPGA芯片內(nèi)由相對(duì)應(yīng)的UART核、協(xié)處理器MCU和嵌入式存儲(chǔ)器依次連接組成的多路串行通道，各通道互相獨(dú)立，CPU可同時(shí)掃描并處理所有通道的外設(shè)信息。

3.根據(jù)權(quán)利1要求所述的一種基于FPGA的多串口并行處理架構(gòu)，其特征在于：所述協(xié)處理器MCU完成數(shù)據(jù)鏈路層工作，所述處理器CPU完成應(yīng)用層工作。