[發明專利]一種串行傳輸芯片測試方法、系統及集成芯片

有效

• 申請號: 201310693217.0
• 申請日: 2013-12-17
• 公開（公告）號: CN103744009A
• 公開（公告）日: 2014-04-23
• 發明（設計）人: 彭楊群
• 申請（專利權）人: 記憶科技（深圳）有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 劉健;黃韌敏

技術領域

本發明涉及測試領域，更具體地說是涉及一種串行傳輸芯片測試方法、系統及集成芯片。

背景技術

在目前集成電路設計中，可測試性設計已經作為設計流程中重要的一環，芯片中集成的邏輯單元如微處理器、存儲器、數字信號處理器普遍都帶有自建測試模塊，以及需要對芯片內部某些重要模擬單元進行測試等等，普遍采用的方法是對芯片設定多種工作模式，將測試引腳或者通過JTAG（Joint?Test?Action?Group；聯合測試行動小組）連接到芯片I/O上，在各個模式下分別測試。

上述這些原因不僅導致了芯片I/O數量的增加，而且導致在對單顆芯片測試時，需要的總的測試向量個數變得越來越大，從而導致集成電路設計中，測試成本占有芯片成本的比例越來越大。而測試成本和測試時間是成正比的，即單顆芯片測試時間越長，則測試成本就越高。現有測試方案需要多個測試模式、多個測試引腳、頻率較低，且不能同時進行多邏輯單元的測試。

總之，集成電路設計人員迫切需要解決一個技術問題，即為如何在節省芯片成本(減少I/O數量)基礎上，同時減少測試時間，從而減少測試成本。

發明內容

針對上述的缺陷，本發明的目的在于提供一種串行傳輸芯片測試方法、系統及集成芯片，可實現多個邏輯單元的同時測試，節省芯片I/O數量以及測試時間。

為了實現上述目的，本發明提供一種串行傳輸的芯片測試方法，所述方法包括：

通過串行總線接收測試主機發來的測試信息，所述測試信息包括：待測模塊編號、待測模塊寄存器地址、讀寫控制命令以及控制數據；

將接收到的測試信息進行異步處理及串并轉換，并存儲轉換后的測試信息；

當所述測試信息接收完成后，根據寫控制命令以及待測模塊寄存器地址將所述控制數據通過芯片內部總線寫入待測模塊寄存器，或者根據讀控制命令以及待測模塊寄存器地址通過芯片內部總線從所述待測模塊寄存器讀出數據并將讀出數據通過串行方式發送給所述測試主機。

根據本發明的測試方法，所述存儲轉換后的測試信息的步驟包括：將所述待測模塊編號以及待測模塊寄存器地址存入讀寫地址存儲邏輯；將所述讀寫控制命令以及控制數據存入讀寫數據存儲邏輯。

根據本發明的測試方法，所述方法還包括：向所述測試主機反饋讀寫操作完成信號。

本發明相應提供一種串行傳輸芯片測試系統，所述系統包括：

串行總線邏輯模塊，用于通過串行總線接收測試主機發來的測試信息，所述測試信息包括：待測模塊編號、待測模塊寄存器地址、讀寫控制命令以及控制數據；

異步處理邏輯模塊，用于對接收的測試信息進行異步處理；

串并轉換邏輯模塊，用于對接收的測試信息進行串并轉換；

存儲模塊，用于存儲進行串并轉換后的測試信息；

總線控制邏輯模塊，用于當所述測試信息接收完成后，根據寫控制命令以及待測模塊寄存器地址將所述控制數據通過芯片內部總線寫入待測模塊寄存器，或者根據讀控制命令以及待測模塊寄存器地址通過芯片內部總線從所述待測模塊寄存器讀出數據并將讀出數據通過串行方式發送給所述測試主機。

根據本發明的串行傳輸芯片測試系統，所述存儲模塊還包括：讀寫地址存儲邏輯，用于儲存所述待測模塊編號以及待測模塊寄存器地址；讀寫數據存儲邏輯，用于存入將所述讀寫控制命令以及控制數據。

根據本發明的串行傳輸芯片測試系統，所述總線控制邏輯模塊還用于向所述測試主機反饋讀寫操作完成信號。

根據本發明的串行傳輸芯片測試系統，所述串行總線邏輯模塊根據串行總線時鐘上升沿采樣數據，下降沿輸出數據原則，根據設定的串行數據次序，接收或者輸出相關數據向量。

本發明還提供一種集成芯片，包括多個邏輯單元以及串行傳輸芯片測試系統，所述系統包括：

串行總線邏輯模塊，用于通過串行總線接收測試主機發來的測試信息，所述測試信息包括：待測模塊編號、待測模塊寄存器地址、讀寫控制命令以及控制數據；

異步處理邏輯模塊，用于對接收的測試信息進行異步處理；

串并轉換邏輯模塊，用于對接收的測試信息進行串并轉換；

存儲模塊，用于存儲進行串并轉換后的測試信息；

總線控制邏輯模塊，用于當所述測試信息接收完成后，根據寫控制命令以及待測模塊寄存器地址將所述控制數據通過芯片內部總線寫入待測模塊寄存器，或者根據讀控制命令以及待測模塊寄存器地址通過芯片內部總線從所述待測模塊寄存器讀出數據并將讀出數據通過串行方式發送給所述測試主機。