[發明專利]集成電路及其形成方法

有效

• 申請號: 201310693105.5
• 申請日: 2013-12-17
• 公開（公告）號: CN103872048B
• 公開（公告）日: 2018-05-22
• 發明（設計）人: 馬哈林加姆·南達庫馬爾;德博拉·J·賴利;阿米塔比·賈殷
• 申請（專利權）人: 德州儀器公司
• 主分類號: H01L27/04
• 分類號: H01L27/04;H01L21/77
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 路勇

本申請案涉及集成電路及其形成方法。可通過移除多晶硅層的頂部表面處在電阻器區域中的一部分來形成具有替換柵極MOS晶體管及多晶硅電阻器的集成電路。隨后形成的柵極蝕刻硬掩模包含在MOS犧牲柵極上方的MOS硬掩模分段及在電阻器主體上方的電阻器硬掩模分段。所述電阻器主體比所述MOS犧牲柵極薄。在柵極替換工藝序列期間，移除所述MOS硬掩模分段，從而暴露所述MOS犧牲柵極同時使所述電阻器硬掩模分段的至少一部分仍保留在所述電阻器主體上方。用替換柵極替換所述MOS犧牲柵極而不替換所述電阻器主體。

技術領域

本發明涉及集成電路的領域。更特定來說，本發明涉及集成電路中的電阻器。

背景技術

集成電路可通過用金屬替換金屬氧化物半導體(MOS)晶體管的柵極中的多晶硅來形成，此工藝通常稱為替換柵極?？善谕谝蕴鎿Q柵極工藝形成的集成電路中形成多晶硅(通常稱為多晶硅(polysilicon))電阻器。形成多晶硅電阻器必須維持電阻器區域中的多晶硅同時替換MOS晶體管柵極中的多晶硅。將多晶硅電阻器集成到集成電路制作序列中以提供所要范圍的薄層電阻而不過度增加制作序列的成本及復雜度可能成為問題。

發明內容

以下呈現簡化概要，以便提供對本發明的一個或一個以上方面的基本理解。此概要并非本發明的廣泛概述，且既不打算識別本發明的關鍵性或決定性元件，也不打算描述其范圍。相反，所述概要的主要目的是以簡化形式呈現本發明的一些概念，以作為稍后所呈現的更詳細描述的前言。

可通過移除多晶硅層的頂部表面處在電阻器區域中的一部分來形成具有替換柵極MOS晶體管及多晶硅電阻器的集成電路。隨后形成的柵極蝕刻硬掩模包含在MOS犧牲柵極上方的MOS硬掩模分段及在電阻器主體上方的電阻器硬掩模分段。在柵極替換工藝序列期間，移除所述MOS硬掩模分段，從而暴露所述MOS犧牲柵極同時使所述電阻器硬掩模分段的至少一部分仍保留在所述電阻器主體上方。用替換柵極替換所述MOS犧牲柵極而不替換所述電阻器主體。

附圖說明

圖1A到圖1J是在連續制作階段中描繪的集成電路的橫截面。

具體實施方式

參考附圖來描述本發明。所述各圖未按比例繪制且僅提供其來圖解說明本發明。下文參考用于圖解說明的實例性應用來描述本發明的數個方面。應理解，陳述眾多特定細節、關系及方法以提供對本發明的理解。然而，相關領域的技術人員將易于認識到，可在不具有所述特定細節中的一者或一者以上的情況下或借助其它方法來實踐本發明。在其它例子中，未詳細展示眾所周知的結構或操作以避免使本發明模糊。本發明并不限于所圖解說明的動作或事件次序，因為一些動作可以不同次序發生及/或與其它動作或事件同時發生。另外，未必需要所有所圖解說明的動作或事件來實施根據本發明的方法。

可通過移除電阻器區域中的多晶硅層的頂部部分來形成具有替換柵極MOS晶體管及多晶硅電阻器的集成電路。隨后形成的柵極蝕刻硬掩模包含在MOS犧牲柵極上方的MOS硬掩模分段及在電阻器主體上方的電阻器硬掩模分段。所述電阻器主體比所述MOS犧牲柵極薄。在柵極替換工藝序列期間，移除所述MOS硬掩模分段，從而暴露所述MOS犧牲柵極同時使所述電阻器硬掩模分段的至少一部分仍保留在所述電阻器主體上方。用替換柵極替換所述MOS犧牲柵極而不替換所述電阻器主體。

圖1A到圖1J是在連續制作階段中描繪的集成電路的橫截面。參考圖1A，在半導體襯底102中及半導體襯底102上形成集成電路100。襯底102可為單晶硅晶片、絕緣體上硅(SOI)晶片、具有不同晶體定向區的混合定向技術(HOT)晶片或適合于制作集成電路100的其它材料。