[發明專利]一種柵跟隨輸入輸出電路

在審

• 申請號: 201310689170.0
• 申請日: 2013-12-16
• 公開（公告）號: CN104716938A
• 公開（公告）日: 2015-06-17
• 發明（設計）人: 吳志遠;胡偉平;康海容
• 申請（專利權）人: 深圳市國微電子有限公司
• 主分類號: H03K17/687
• 分類號: H03K17/687
• 代理公司: 深圳中一專利商標事務所 44237
• 代理人: 張全文

技術領域

本發明屬于集成電路領域，尤其涉及一種柵跟隨輸入輸出電路。

背景技術

隨著集成電路的飛速發展，元器件之間的間隔尺寸逐漸縮小，同時，集成電路的工作電壓也不斷降低，降低了集成芯片的功耗。但是，某些低電壓工作的集成芯片的外圍電路或外圍芯片需要在較高電壓下工作；為了滿足不同電壓工作的芯片與電路之間能夠正常通信，CMOS工藝下的集成芯片必須解決輸入輸出（Input/Output，I/O）管腳的電壓兼容性問題。傳統的CMOS工藝制作的I/O電路已不再適用于混合電壓系統，當I/O管腳處的外部電壓高于芯片內部電壓時，會導致柵氧化層可靠性問題、熱載流子退化以及泄漏電流等。

傳統的CMOS工藝制成的集成芯片所包含的I/O電路如圖1所示，其中，前級驅動電路包括使能端EN、輸出接入端Dout、第一輸出端PO1以及第二輸出端PO2；其中，I/O電路在3.3V的電源VDD電壓下工作，當集成芯片包含的I/O電路處于接收模式時，為了關閉上拉PMOS管和下拉NMOS管，前級驅動電路必須產生如圖1所示的偏置電壓，即前級驅動電路的第一輸出端PO1向上拉PMOS管的柵極提供3.3V電壓，前級驅動電路的第二輸出端PO2向下拉NMOS管的柵極提供0V電壓。同時，若輸入輸出端PAD上的輸入信號的電壓（例如5V）高于3.3V時，上拉PMOS管的漏端與襯底之間寄生的PN結正偏，構成泄漏電流通路，形成輸入輸出端PAD到襯底的泄漏電流Ileak；同時，上拉PMOS管的襯底與3.3V的電源VDD之間的電壓差為1.7V，形成襯底向3.3V的電源VDD的反向溝道漏電流，進而形成輸入輸出端PAD到3.3V的電源VDD的漏電流。與此同時，下拉NMOS管和輸入級電路中MOS器件會因其柵極電壓過高而產生泄漏電流甚至被擊穿。

現有技術中，為解決上述問題提供了兩種方法，包括：第一種，采用厚柵工藝；第二種，N阱片外偏置的方法。對于第一種方法，由于厚柵器件可以承受較高的柵電壓，通過片外提供較高的N阱偏置電壓，可有效確保上拉PMOS管的漏端與襯底之間寄生PN結反偏，雖然設計方法簡單，但是其設計成本較高。對于第二種方法，通過在N阱片外增加額外的芯片管腳以提供偏執電壓，保持該偏置電壓高于片內的電源電壓，可有效提高PMOS管的偏執電壓閾值。

因此，現有的上述兩種方法提供的I/O電路均沒有考慮輸入輸出端PAD電壓變化瞬間對集成芯片及外圍電路造成的影響；從而，N阱電位跟隨輸入輸出端PAD電壓變化的速度緩慢，在N阱電位上升至輸入輸出端PAD的電壓之前需要經過較長一段時間，該I/O電路仍存在電流泄漏等問題。尤其在輸入輸出端PAD上的電壓變化頻率較高時，這一問題表現得更為嚴重。

發明內容

本發明的目的在于提供一種柵跟隨輸入輸出電路，以解決現有技術沒有考慮輸入輸出端PAD的電壓變化瞬間對集成芯片及外圍電路造成的電流泄漏問題。

一方面，本發明提供一種柵跟隨輸入輸出電路，具有輸入輸出端，包括輸出前級驅動電路、輸出級電路、輸入級電路以及靜電釋放電路4，還包括：

浮動偏置電路，與輸出級電路包含的MOS管的襯底連接，當所述輸入輸出端為接收模式時，調整所述MOS管的襯底的電壓以防止產生所述輸入輸出端向所述MOS管的襯底的漏電流；

柵跟隨電路，輸入端接輸出級電路的輸出端和所述輸入輸出端，第一控制端和第二控制端分別接所述浮動偏置電路的受控端和所述輸出級電路的受控端，輸出端和保護信號端分別接所述輸入級電路的輸入端和所述靜電釋放電路4的受控端，當所述輸入輸出端為接收模式，且所述輸入輸出端接入的電信號從高電壓變化至低電壓時，對所述輸入輸出端接入的、具有高電壓的電信號進行放電，根據放電時或放電后的電信號的電壓控制所述浮動偏置電路調整所述MOS管的襯底的電壓。

本發明的有益效果：通過在集成芯片中添加柵跟隨電路和浮動偏置電路，當集成芯片處于接收模式時，柵跟隨電路實時跟蹤輸入輸出端的電壓變化，調整向浮動偏置電路輸出的控制信號，進而浮動偏置電路調整所述MOS管的襯底的電壓；其中，當輸入輸出端的電壓從高電壓變為低電壓時，提高柵跟隨電路提供了放電電路以快速放電，進而跟隨輸入輸出端的電壓變化，調整向浮動偏置電路輸出的控制信號以調整所述MOS管的襯底的電壓，有效地減少了漏電流的持續時間。

附圖說明