[發(fā)明專利]多浮點(diǎn)操作數(shù)加/減、乘、除運(yùn)算控制器

有效

• 申請(qǐng)?zhí)枺?/td>: 201310681596.1
• 申請(qǐng)日: 2013-12-13
• 公開（公告）號(hào): CN103645886A
• 公開（公告）日: 2014-03-19
• 發(fā)明（設(shè)計(jì)）人: 李克儉;蔡啟仲;黃仕林;任杰;王鳴桃
• 申請(qǐng)（專利權(quán)）人: 廣西科技大學(xué)
• 主分類號(hào): G06F9/302
• 分類號(hào): G06F9/302
• 代理公司: 柳州市榮久專利商標(biāo)事務(wù)所(普通合伙) 45113
• 代理人: 張榮玖

技術(shù)領(lǐng)域

本發(fā)明涉及一種多浮點(diǎn)操作數(shù)加/減、乘、除運(yùn)算控制器，尤其涉及一種基于采用FPGA并行操作電路硬連接的多浮點(diǎn)操作數(shù)加/減、乘、除運(yùn)算控制電路及其時(shí)序控制方法。

背景技術(shù)

浮點(diǎn)數(shù)加/減、乘、除的四則混合運(yùn)算是高精度數(shù)據(jù)運(yùn)算應(yīng)用頻率非常高的算術(shù)運(yùn)算，每個(gè)運(yùn)算類型的運(yùn)算器實(shí)現(xiàn)2個(gè)32位符合IEEE754標(biāo)準(zhǔn)的浮點(diǎn)數(shù)運(yùn)算；運(yùn)算器輸入?yún)⑴c運(yùn)算的兩個(gè)浮點(diǎn)操作數(shù)，一個(gè)是操作數(shù)1，一個(gè)是操作數(shù)2，執(zhí)行一次運(yùn)算輸出一個(gè)運(yùn)算結(jié)果，在運(yùn)算過程中，操作數(shù)1和操作數(shù)2必須維持穩(wěn)定；運(yùn)算器的操作數(shù)1輸入端與一個(gè)暫存器的輸出端連接，操作數(shù)2與另一個(gè)暫存器的輸出端連接；對(duì)于大多數(shù)微處理器的算術(shù)運(yùn)算指令，每條指令執(zhí)行2個(gè)操作數(shù)的運(yùn)算；對(duì)于高級(jí)語(yǔ)言的四則混合運(yùn)算命令都是采用自然的書寫方式表達(dá)，在高級(jí)語(yǔ)言的編譯或翻譯系統(tǒng)中將四則混合運(yùn)算公式轉(zhuǎn)化為微處理器能夠識(shí)別的二進(jìn)制代碼的指令序列，即2個(gè)操作數(shù)的運(yùn)算組成一條運(yùn)算指令，以及若干條操作數(shù)傳輸指令和運(yùn)算結(jié)果傳輸指令；微處理器需要逐條讀出指令進(jìn)行譯碼，傳輸操作數(shù)、運(yùn)算、結(jié)果寫回的操作；浮點(diǎn)數(shù)加/減、乘、除的四則混合運(yùn)算中，加/減運(yùn)算花費(fèi)時(shí)鐘周期時(shí)間最少，乘法運(yùn)算次之，除法運(yùn)算比加/減運(yùn)算、乘法運(yùn)算將花費(fèi)數(shù)倍的時(shí)間周期，采用流水線執(zhí)行浮點(diǎn)數(shù)加/減、乘、除的四則混合運(yùn)算的指令序列，下次運(yùn)算需要應(yīng)用上次運(yùn)算結(jié)果時(shí)，每次運(yùn)算時(shí)間周期和結(jié)果寫回運(yùn)算器操作數(shù)輸入端是影響執(zhí)行浮點(diǎn)數(shù)加/減、乘、除的四則混合運(yùn)算指令序列速度的瓶頸。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種多浮點(diǎn)操作數(shù)加/減、乘、除運(yùn)算控制器，用于實(shí)現(xiàn)多個(gè)32位符合IEEE754標(biāo)準(zhǔn)的浮點(diǎn)數(shù)加/減、乘、除的混合運(yùn)算；該控制器應(yīng)用FPGA設(shè)計(jì)多浮點(diǎn)操作數(shù)加/減、乘、除運(yùn)算控制器的硬連接電路，對(duì)于一條多浮點(diǎn)操作數(shù)運(yùn)算指令的命令字和多浮點(diǎn)操作數(shù)采取連續(xù)寫入存儲(chǔ)的方法，其寫入存儲(chǔ)過程占用系統(tǒng)總線；控制器在執(zhí)行多浮點(diǎn)操作數(shù)加/減、乘、除運(yùn)算命令過程中，內(nèi)部產(chǎn)生與系統(tǒng)時(shí)鐘Clock信號(hào)同步的讀時(shí)序脈沖信號(hào)，在讀時(shí)序脈沖信號(hào)控制下自主完成讀出浮點(diǎn)操作數(shù)執(zhí)行加/減、乘、除運(yùn)算，運(yùn)算命令的執(zhí)行過程不占用系統(tǒng)總線，寫入存儲(chǔ)多浮點(diǎn)操作數(shù)過程與執(zhí)行運(yùn)算命令的過程能夠并行進(jìn)行；控制器在執(zhí)行運(yùn)算命令處理過程中，系統(tǒng)能夠讀出執(zhí)行命令過程中的中間運(yùn)算結(jié)果和最終運(yùn)算結(jié)果。

解決上述技術(shù)問題的技術(shù)方案是：一種多浮點(diǎn)操作數(shù)加/減、乘、除運(yùn)算控制器，用于實(shí)現(xiàn)多個(gè)32位符合IEEE754標(biāo)準(zhǔn)的浮點(diǎn)數(shù)加/減、乘、除的混合運(yùn)算，包括命令字及操作數(shù)寫時(shí)序控制模塊、操作數(shù)存儲(chǔ)器、操作數(shù)讀時(shí)序控制模塊、操作數(shù)配置及運(yùn)算控制模塊；

所述命令字及操作數(shù)寫時(shí)序控制模塊與操作數(shù)存儲(chǔ)器、操作數(shù)讀時(shí)序控制模塊、操作數(shù)配置及運(yùn)算控制模塊連接；

所述操作數(shù)存儲(chǔ)器還與操作數(shù)讀時(shí)序控制模塊、操作數(shù)配置及運(yùn)算控制模塊連接；

所述操作數(shù)讀時(shí)序控制模塊還與操作數(shù)配置及運(yùn)算控制模塊連接；

所述命令字及操作數(shù)寫時(shí)序控制模塊控制完成指令的寫入和存儲(chǔ)，需要占用系統(tǒng)總線；一條指令包括32位命令字和若干個(gè)操作數(shù)，操作數(shù)最多為13個(gè)；所述命令字及操作數(shù)寫時(shí)序控制模塊被系統(tǒng)選中時(shí)，啟動(dòng)命令字及操作數(shù)寫時(shí)序控制模塊工作，內(nèi)部產(chǎn)生與系統(tǒng)WR信號(hào)同步的寫時(shí)序脈沖序列；在寫時(shí)序脈沖的控制下，鎖存多浮點(diǎn)操作數(shù)加/減、乘、除運(yùn)算指令的命令字，寫入指令的多浮點(diǎn)操作數(shù)并予以存儲(chǔ)；最后一個(gè)浮點(diǎn)操作數(shù)被寫入存儲(chǔ)后，所述命令字及操作數(shù)寫時(shí)序控制模塊停止工作；

所述操作數(shù)存儲(chǔ)器為雙端口存儲(chǔ)器，一個(gè)只寫端口，一個(gè)只讀端口，用于儲(chǔ)存浮點(diǎn)操作數(shù)（下稱為操作數(shù)）；所述操作數(shù)存儲(chǔ)器的寫端口操作數(shù)的寫入和讀端口操作數(shù)的讀出不存在需要仲裁的情況；寫端口受命令字及操作數(shù)寫時(shí)序控制模塊控制，將系統(tǒng)數(shù)據(jù)總線DB傳輸?shù)牟僮鲾?shù)寫入操作數(shù)存儲(chǔ)器；讀端口受操作數(shù)讀時(shí)序控制模塊控制，將操作數(shù)讀出傳輸?shù)讲僮鲾?shù)配置及運(yùn)算控制模塊；

所述操作數(shù)讀時(shí)序控制模塊在內(nèi)部讀時(shí)序脈沖的控制下，自主完成浮點(diǎn)操作數(shù)從操作數(shù)存儲(chǔ)器中的讀出，不需要占用系統(tǒng)總線；所述操作數(shù)讀時(shí)序控制模塊在命令字及操作數(shù)寫時(shí)序控制模塊寫入第1個(gè)操作數(shù)后被啟動(dòng)工作，輸出忙信號(hào)Busy由“1”→“0”，并根據(jù)第1個(gè)操作數(shù)類型，內(nèi)部產(chǎn)生與系統(tǒng)時(shí)鐘Clock信號(hào)同步的讀時(shí)序脈沖序列，按順序?qū)⒉僮鲾?shù)讀出參與運(yùn)算，并按照每個(gè)操作數(shù)的運(yùn)算符自動(dòng)調(diào)整運(yùn)算周期；當(dāng)參與運(yùn)算的最后1個(gè)操作數(shù)讀出之后，?再經(jīng)過一個(gè)運(yùn)算周期，輸出忙信號(hào)Busy由“0”→“1”，發(fā)出一個(gè)時(shí)鐘周期Clock的結(jié)果鎖存脈沖后，停止操作數(shù)讀時(shí)序控制模塊的工作；