[發明專利]多浮點操作數加/減、乘、除運算控制器

有效

• 申請號: 201310681596.1
• 申請日: 2013-12-13
• 公開（公告）號: CN103645886A
• 公開（公告）日: 2014-03-19
• 發明（設計）人: 李克儉;蔡啟仲;黃仕林;任杰;王鳴桃
• 申請（專利權）人: 廣西科技大學
• 主分類號: G06F9/302
• 分類號: G06F9/302
• 代理公司: 柳州市榮久專利商標事務所(普通合伙) 45113
• 代理人: 張榮玖

1.一種多浮點操作數加/減、乘、除運算控制器，用于實現多個32位符合IEEE754標準的浮點數加/減、乘、除的混合運算，其特征在于：該控制器包括命令字及操作數寫時序控制模塊（Ⅰ）、操作數存儲器（Ⅱ）、操作數讀時序控制模塊（Ⅲ）、操作數配置及運算控制模塊（Ⅳ）；

所述命令字及操作數寫時序控制模塊（Ⅰ）與操作數存儲器（Ⅱ）、操作數讀時序控制模塊（Ⅲ）、操作數配置及運算控制模塊（Ⅳ）連接；

所述操作數存儲器（Ⅱ）還與操作數讀時序控制模塊（Ⅲ）、操作數配置及運算控制模塊（Ⅳ）連接；

所述操作數讀時序控制模塊（Ⅲ）還與操作數配置及運算控制模塊（Ⅳ）連接；

所述命令字及操作數寫時序控制模塊（Ⅰ）控制完成指令的寫入和存儲，需要占用系統總線；一條指令包括32位命令字和若干個操作數，操作數最多為13個；所述命令字及操作數寫時序控制模塊（Ⅰ）被系統選中時，啟動命令字及操作數寫時序控制模塊（Ⅰ）工作，內部產生與系統WR信號同步的寫時序脈沖序列；在寫時序脈沖的控制下，鎖存多浮點操作數加/減、乘、除運算指令的命令字，寫入指令的多浮點操作數并予以存儲；最后一個浮點操作數被寫入存儲后，所述命令字及操作數寫時序控制模塊（Ⅰ）停止工作；

所述操作數存儲器（Ⅱ）為雙端口存儲器，一個只寫端口，一個只讀端口，用于儲存浮點操作數（下稱為操作數）；所述操作數存儲器（Ⅱ）的寫端口操作數的寫入和讀端口操作數的讀出不存在需要仲裁的情況；寫端口受命令字及操作數寫時序控制模塊（Ⅰ）控制，將系統數據總線DB傳輸的操作數寫入操作數存儲器（Ⅱ）；讀端口受操作數讀時序控制模塊（Ⅲ）控制，將操作數讀出傳輸到操作數配置及運算控制模塊（Ⅳ）；

所述操作數讀時序控制模塊（Ⅲ）在內部讀時序脈沖的控制下，自主完成浮點操作數從操作數存儲器（Ⅱ）中的讀出，不需要占用系統總線；所述操作數讀時序控制模塊（Ⅲ）在命令字及操作數寫時序控制模塊（Ⅰ）寫入第1個操作數后被啟動工作，輸出忙信號Busy由“1”→“0”，并根據第1個操作數類型，內部產生與系統時鐘Clock信號同步的讀時序脈沖序列，按順序將操作數讀出參與運算，并按照每個操作數的運算符自動調整運算周期；當參與運算的最后1個操作數讀出之后，?再經過一個運算周期，輸出忙信號Busy由“0”→“1”，發出一個時鐘周期Clock的結果鎖存脈沖后，停止操作數讀時序控制模塊（Ⅲ）的工作；

所述操作數配置及運算控制模塊（Ⅳ）根據命令字及操作數寫時序控制模塊（Ⅰ）輸出的運算符選擇每個操作數相應的運算器進行計算，根據輸出的第1個操作數的類型選通配置參與加/減或乘法運算的操作數1和操作數2；當第1個操作數為除法運算時，還需要根據第1個操作數除法運算方式選通配置參與除法運算的操作數a和操作數b；所述操作數配置及運算控制模塊（Ⅳ）能夠鎖存每次運算的計算結果，并判斷計算結果是否異常；系統能夠從操作數配置及運算控制模塊（Ⅳ）中讀出中間運算結果和命令執行的最終運算結果。