[發(fā)明專利]一種基于FPGA實現(xiàn)的高速A/D采樣數(shù)據(jù)實時存儲方法

有效

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• 申請日: 2013-12-12
• 公開（公告）號: CN103678729A
• 公開（公告）日: 2014-03-26
• 發(fā)明（設計）人: 白月勝;邵利艷
• 申請（專利權）人: 中國電子科技集團公司第四十一研究所
• 主分類號: G06F17/40
• 分類號: G06F17/40
• 代理公司: 北京眾合誠成知識產(chǎn)權代理有限公司 11246
• 代理人: 龔燮英

技術領域

本發(fā)明屬于數(shù)據(jù)采集設計技術領域，尤其涉及的是一種基于FPGA實現(xiàn)的高速A/D采樣數(shù)據(jù)實時存儲方法。

背景技術

隨著大規(guī)模集成電路芯片制造工藝的進步，數(shù)字采樣系統(tǒng)中A/D轉換器采樣率隨著應用的需求也越來越高，目前采樣率在1GSPS及以上的高速A/D應用成為高采樣系統(tǒng)采用的方式，由于采樣速率高，所以采樣設計、存儲設計等實施難度也大，應用并不多。

在采樣系統(tǒng)中，采樣率在1GSPS以下的采樣系統(tǒng)的存儲設計相對來說要好做一些，比如一個200MSPS采樣率16位分辨率的采樣系統(tǒng)，其數(shù)據(jù)處理速率為200M*16=3.2Gbit/s，如采用一個16位寬的SRAM存儲器，只要SRAM存儲速率達到3.2G/16=200MHz即可將200MSPS采樣率A/D轉換器所產(chǎn)生的數(shù)據(jù)不丟失的進行存儲。如采用一個32位寬的SRAM存儲器，只需SRAM存儲速率達到3.2G/32=100MHz即可將200MSPS采樣率A/D轉換器所產(chǎn)生的數(shù)據(jù)不丟失的進行存儲。且由于采樣率相對較低，采樣設計、存儲設計、FPGA時序設計條件均沒有高頻系統(tǒng)要求嚴格。采樣部分和存儲部分在速率及數(shù)據(jù)量匹配方面均可有一個可選擇的范圍能夠很好的協(xié)調采樣與存儲處理。

但在采樣率1GSPS及以上的高速A/D應用中，雖然高速A/D采樣器可以達到2GHz速率，但信號處理芯片F(xiàn)PGA和數(shù)據(jù)存儲芯片SRAM操作速率并不能達到如此高水平，一般FPGA處理速率可達400～600MHz，SRAM處理速率可達150～250MHz，如果FPGA、SRAM選用速率更高一點的，器件采購成本隨之以倍數(shù)增加，使得整個采集系統(tǒng)成本大幅增加。

因此，現(xiàn)有技術存在缺陷，需要改進。

發(fā)明內容

本發(fā)明所要解決的技術問題是針對現(xiàn)有技術的不足，提供一種基于FPGA實現(xiàn)的高速A/D采樣數(shù)據(jù)實時存儲方法。

本發(fā)明的技術方案如下：

一種基于FPGA實現(xiàn)的高速A/D采樣數(shù)據(jù)實時存儲方法，其中，包括以下步驟：

步驟1：在A/D處理時鐘的上升沿獲取數(shù)據(jù)，將獲取的4路12對A/D輸入差分信號通過FPGA的差分信號輸入緩沖器轉換為單端信號后，組成4組12位數(shù)據(jù)字段的A/D輸入數(shù)據(jù)值，所述4組分別設置為A、B、C、D，進入步驟2；

步驟2：；判斷當前輸入的A、B、C、D是緩沖降速組合中的第幾次輸入；若為第1次輸入則進入步驟3；若為第2次輸入則進入步驟4；若為第3次輸入則進入步驟5；

步驟3：將A、B寫入第一片SRAM臨時緩沖的低24位，將C、D寫入第二片SRAM臨時緩沖的低24位，將數(shù)據(jù)輸入緩沖計數(shù)值增加1，返回步驟1；

步驟4：將A、B寫入第一片SRAM臨時緩沖的高24位，將C、D寫入第二片SRAM臨時緩沖的高24位，將數(shù)據(jù)輸入緩沖計數(shù)值增加1，返回步驟1；

步驟5：將第一片SRAM臨時緩沖數(shù)據(jù)寫入第一片SRAM數(shù)據(jù)緩沖的低48位，將新獲得的A、B數(shù)據(jù)寫入第一片SRAM數(shù)據(jù)緩沖的高24位；將第二片SRAM臨時緩沖數(shù)據(jù)寫入第二片SRAM數(shù)據(jù)緩沖的低48位，將新獲得的C、D數(shù)據(jù)寫入第二片SRAM數(shù)據(jù)緩沖的高24位；進入步驟6；數(shù)據(jù)輸入緩沖計數(shù)值賦值為1，返回步驟1；

步驟6：在第一片SRAM及第二片SRAM處理時鐘的下降沿將第一片SRAM數(shù)據(jù)緩沖中的72位數(shù)據(jù)放入第一片SRAM數(shù)據(jù)總線上，將第二片SRAM數(shù)據(jù)緩沖中的72位數(shù)據(jù)放入第二片SRAM數(shù)據(jù)總線上，進入步驟7；

步驟7：在第一片SRAM及第二片SRAM處理時鐘的上升沿將第一片SRAM、第二片SRAM總線上的數(shù)據(jù)寫入到第一片SRAM和第二片SRAM中，返回步驟6。

所述的存儲方法，其中，所述步驟1中，所述差分信號輸入數(shù)據(jù)的速率為500MHz。

所述的存儲方法，其中，所述步驟1中，所述A/D轉換器為2個雙A/D內核轉換器。

所述的存儲方法，其中，所述步驟1中，所述A、B、C、D是在采樣率2GSPS工作時交替雙沿進行采樣獲得，并且設置A路數(shù)據(jù)在時間上先于B路數(shù)據(jù)，B路數(shù)據(jù)在時間上先于C路數(shù)據(jù)，C路數(shù)據(jù)在時間上先于D路數(shù)據(jù)。