[發明專利]一種基于FPGA實現的高速A/D采樣數據實時存儲方法

有效

• 申請號: 201310680908.7
• 申請日: 2013-12-12
• 公開（公告）號: CN103678729A
• 公開（公告）日: 2014-03-26
• 發明（設計）人: 白月勝;邵利艷
• 申請（專利權）人: 中國電子科技集團公司第四十一研究所
• 主分類號: G06F17/40
• 分類號: G06F17/40
• 代理公司: 北京眾合誠成知識產權代理有限公司 11246
• 代理人: 龔燮英

1.一種基于FPGA實現的高速A/D采樣數據實時存儲方法，其特征在于，包括以下步驟：

步驟1：在A/D處理時鐘的上升沿獲取數據，將獲取的4路12對A/D輸入差分信號通過FPGA的差分信號輸入緩沖器轉換為單端信號后，組成4組12位數據字段的A/D輸入數據值，所述4組分別設置為A、B、C、D，進入步驟2；

步驟2：判斷當前輸入的A、B、C、D是緩沖降速組合中的第幾次輸入；若為第1次輸入則進入步驟3；若為第2次輸入則進入步驟4；若為第3次輸入則進入步驟5；

步驟3：將A、B寫入第一片SRAM臨時緩沖的低24位，將C、D寫入第二片SRAM臨時緩沖的低24位，將數據輸入緩沖計數值增加1，返回步驟1；

步驟4：將A、B寫入第一片SRAM臨時緩沖的高24位，將C、D寫入第二片SRAM臨時緩沖的高24位，將數據輸入緩沖計數值增加1，返回步驟1；

步驟5：將第一片SRAM臨時緩沖數據寫入第一片SRAM數據緩沖的低48位，將新獲得的A、B數據寫入第一片SRAM數據緩沖的高24位；將第二片SRAM臨時緩沖數據寫入第二片SRAM數據緩沖的低48位，將新獲得的C、D數據寫入第二片SRAM數據緩沖的高24位；進入步驟6；數據輸入緩沖計數值賦值為1，返回步驟1；

步驟6：在第一片SRAM及第二片SRAM處理時鐘的下降沿將第一片SRAM數據緩沖中的72位數據放入第一片SRAM數據總線上，將第二片SRAM數據緩沖中的72位數據放入第二片SRAM數據總線上，進入步驟7；

步驟7：在第一片SRAM及第二片SRAM處理時鐘的上升沿將第一片SRAM、第二片SRAM總線上的數據寫入到第一片SRAM和第二片SRAM中，返回步驟6。

2.如權利要求1所述的存儲方法，其特征在于，所述步驟1中，所述差分信號輸入數據的速率為500MHz。

3.如權利要求1所述的存儲方法，其特征在于，所述步驟1中，所述A/D轉換器為2個雙A/D內核轉換器。

4.如權利要求1所述的存儲方法，其特征在于，所述步驟1中，所述A、B、C、D是在采樣率2GSPS工作時交替雙沿進行采樣獲得，并且設置A路數據在時間上先于B路數據，B路數據在時間上先于C路數據，C路數據在時間上先于D路數據。