[發(fā)明專利]存儲控制器以及包括存儲控制器的存儲系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201310674952.7
• 申請日: 2013-12-11
• 公開（公告）號: CN103870411B
• 公開（公告）日: 2018-05-01
• 發(fā)明（設計）人: 禹成勛;金學善;權義赫;樸在根
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F3/06
• 代理公司: 北京市柳沈律師事務所11105
• 代理人: 邵亞麗

相關申請的交叉引用

本申請要求于2012年12月11日在韓國知識產(chǎn)權局提交的韓國專利申請No.10-2012-0143726的優(yōu)先權，其全部內(nèi)容通過引用并入于此。

技術領域

這里描述的本發(fā)明構思的至少部分實施例涉及存儲器件。例如，本發(fā)明構思的至少部分實施例涉及控制存儲介質(zhì)的存儲控制器和/或包括存儲控制器的存儲系統(tǒng)。

背景技術

半導體存儲器通常被認為是諸如計算機和范圍從衛(wèi)星到消費電子的基于微處理器的應用這樣的數(shù)字邏輯系統(tǒng)設計的最關鍵的微電子元件之一。因此，通過微縮實現(xiàn)更高密度和更快速度的半導體存儲器制造方面的進步，包括工藝提高和技術發(fā)展，有助于建立用于其它數(shù)字邏輯族的執(zhí)行標準。

半導體存儲器件可以表征為易失性隨機存取存儲器(RAM)或者非易失性存儲器件。在RAM中，要么通過設置諸如隨機存取存儲器(SRAM)中的雙穩(wěn)態(tài)觸發(fā)器的邏輯狀態(tài)，要么通過如動態(tài)隨機存取存儲器(DRAM)中的電容器的充電，來存儲邏輯信息。在兩種情況中任一種中，數(shù)據(jù)被存儲并且只要施加電力就能夠被讀出，并且在切斷電力時丟失；因此，它們被稱作易失性存儲器。

非易失性存儲器，諸如掩模只讀存儲器(MROM)、可編程只讀存儲器(PROM)、可擦可編程只讀存儲器(EPROM)以及電可擦可編程只讀存儲器(EEPROM)之類，即使切斷電力也能夠存儲數(shù)據(jù)。依賴于使用的制造技術，非易失性存儲器數(shù)據(jù)存儲模式可以是永久性的或者可重復編程的。非易失性存儲器用于在計算機、航空電子、電信以及消費電子工業(yè)中各種應用中的程序以及微碼存儲。單芯片易失性和非易失性存儲器存儲模式的組合在用于需要快速可編程非易失性存儲器的系統(tǒng)中的諸如非易失性SRAM(nvSRAM)這樣的器件中也是可用的。此外，很多特定存儲器架構已經(jīng)演進為包含一些其它的邏輯電路以優(yōu)化它們對于特定應用任務的性能。

但是，在非易失性存儲器中，MROM、PROM和EPROM不能由系統(tǒng)自己自由擦除和寫，因此一般用戶不容易更新存儲的內(nèi)容。另一方面，EEPROM能夠被電擦除或者寫。EEPROM的應用被拓展到其中需要連續(xù)更新(快閃EEPROM)的輔助存儲器或者系統(tǒng)編程。

發(fā)明內(nèi)容

本發(fā)明構思的至少一個實施例的一個方面是教導提供經(jīng)由多個通道與存儲介質(zhì)連接的存儲控制器。所述存儲控制器包括：信號處理塊，包括多個信號處理引擎；以及解碼調(diào)度器，被配置為控制數(shù)據(jù)路徑以使得所述多個信號處理引擎的至少一個激活的信號處理引擎分別與所述多個通道連接。

在至少部分示范性實施例中，所述存儲控制器還包括：CPU，被配置為確定所述存儲控制器的操作條件；以及寄存器，被配置為存儲根據(jù)所述CPU的確定結果決定的所述多個信號處理引擎的激活信息。

在至少部分示范性實施例中，通過存儲在所述寄存器中的激活信息激活部分或者全部多個信號處理引擎。

在至少部分示范性實施例中，所述存儲控制器還包括多個先入先出緩沖器(FIFO)，被配置為臨時存儲將傳輸至所述多個通道的數(shù)據(jù)；以及編碼調(diào)度器，被配置為控制數(shù)據(jù)路徑以使得所述多個FIFO中的數(shù)據(jù)被傳輸至所述至少一個激活的信號處理引擎。

在至少一些示范性實施例中，所述編碼調(diào)度器包括：第一分組生成器，被配置為通過將基于所述至少一個激活的信號處理引擎的狀態(tài)的控制信息添加到從所述多個FIFO中的每一個輸出的數(shù)據(jù)，來生成第一分組數(shù)據(jù)；以及第一總線矩陣，被配置為基于包括在第一分組數(shù)據(jù)中的控制信息，將分別相應于所述多個FIFO的第一分組數(shù)據(jù)順序地傳輸至所述至少一個激活的信號處理引擎。

在至少一些示范性實施例中，所述解碼調(diào)度器包括：第二分組生成器，被配置為通過將基于所述至少一個激活的信號處理引擎的狀態(tài)的控制信息添加到從所述多個通道中的每一個輸出的數(shù)據(jù)，來生成第二分組數(shù)據(jù)；以及第二總線矩陣，被配置為基于包括在第二分組數(shù)據(jù)中的控制信息，將分別相應于所述多個通道的第二分組數(shù)據(jù)順序地傳輸至所述至少一個激活的信號處理引擎。

在至少部分示范性實施例，如果需要高性能，則CPU決定所述寄存器的值以使得所述多個信號處理引擎全部被激活。

在至少部分示范性實施例中，所述編碼調(diào)度器生成分組數(shù)據(jù)以使得數(shù)據(jù)被分配給激活的信號處理引擎中除了執(zhí)行編碼操作的信號處理引擎之外的其余信號處理引擎。

在至少部分示范性實施例中，所述解碼調(diào)度器生成分組數(shù)據(jù)以使得數(shù)據(jù)被分配給激活的信號處理引擎中除了執(zhí)行解碼操作的信號處理引擎之外的其余信號處理引擎。