[發明專利]基于通用測試平臺的雷達信號單元性能測試與故障診斷系統有效
| 申請號: | 201310671004.8 | 申請日: | 2013-12-12 |
| 公開(公告)號: | CN103713281A | 公開(公告)日: | 2014-04-09 |
| 發明(設計)人: | 芮義斌;魯剛;陳冰;謝仁宏;李鵬;郭山紅;熊保春;尹祿;秦東興;劉昕;蔣燕妮;王付修;劉越 | 申請(專利權)人: | 中國人民解放軍海軍工程大學 |
| 主分類號: | G01S7/40 | 分類號: | G01S7/40 |
| 代理公司: | 暫無信息 | 代理人: | 暫無信息 |
| 地址: | 430000 湖北*** | 國省代碼: | 湖北;42 |
| 權利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關鍵詞: | 基于 通用 測試 平臺 雷達 信號 單元 性能 故障診斷 系統 | ||
技術領域:
本發明涉及雷達電路故障檢測與診斷技術領域,具體涉及基于測試平臺的雷達信號單元性能測試與故障診斷系統。
背景技術:
相位編碼中斷連續波雷達通過脈沖壓縮技術很好地解決了脈沖雷達作用距離和分辨力之間的矛盾,同時又有效提高了雷達的低截獲性能,在現代雷達中得到了廣泛的應用。
雷達信號處理單元是相位編碼中斷連續波雷達的關鍵電路之一,其主要由高速ADC、FPGA和DSP等器件組成,完成雷達中頻回波信號數字化、正交下變頻、脈沖壓縮、多普勒補償、雜波對消及目標檢測等功能。其性能優劣將直接影響著雷達整機的技術指標。目前,雷達信號處理單元在產品生產、基層級及中繼級維修過程中,主要采用人工手段輔以專用測試工裝來進行性能測試和檢修,測試效率低下,且無法完成故障的智能診斷和定位,適應不了現代裝備的生產、基層級和中繼級產品維修的需求。
自動測試系統(ATS)是現代測試技術和計算機技術相結合的產物。ATS將測試過程中所需要的激勵儀器模塊和測量儀器模塊集成在一起,在計算機的控制作用下,產生被測對象所需要的激勵信號并送往被測對象對應的激勵信號節點,然后將被測對象關鍵測試點的響應信號進行采集、存儲和分析,最終實現對被測對象性能的自動測試。構建基于通用測試平臺的測試系統,可以充分利用ATS的設備資源,開展不同型號、不同類型裝備的性能自動測試和故障診斷,有效提高了測試系統的測試效率,增加了測試設備的利用率,增強了ATS系統的可擴展性,符合國內外自動測試技術的發展趨勢。
專利申請號為CN201120476100.3,發明名稱為“一種基于BP神經網絡的雷達故障診斷系統”的中國專利,主要是在雷達設備工作時進行實時監視雷達性能狀態,可以及時提供預警信息,但它并不能夠提供單板級測試和故障診斷。國內外有關基于通用ATS平臺的雷達信號處理單元測試系統的專利尚未查到。
發明內容:
本發明的目的是提供基于測試平臺的雷達信號單元性能測試與故障診斷系統,它具有以下顯著優點:(1)采用通用測試平臺1測試平臺+接口測試適配器的系統架構,具有很強的通用性和可擴展性,可以多種裝備共用同一個測試平臺;(2)接口測試適配器4采用FPGA+ARM的硬件架構,具有很強的通用性、擴展性和可重構性;(3)通用測試平臺1測試平臺可以通過RS232串行通信口對接口測試適配器4進行控制,模擬產生相位編碼中斷連續波雷達的中頻回波,并對模擬回波參數進行設置,具體包括中頻頻率、信噪比、信雜比、目標距離、目標速度和起伏特性、地雜波等,靈活產生理想測試環境、地雜波測試環境和干擾測試環境下測試信號處理單元所需要的各種激勵信號矢量;(4)本測試系統能夠自動完成相位編碼中斷連續波雷達信號處理單元的性能測試、故障診斷和故障定位,可應用于產品生產、產品的基層級和中繼級檢測維修,并可以通過軟件升級,增加被測單元的測試種類。
為了解決背景技術所存在的問題,本發明采用以下技術方案:它包含通用測試平臺1、測試程序集2、接口連接組件3和接口測試適配器4和被測信號處理單元5,通用測試平臺1為測試程序集2、程控電源、頻譜儀、信號發生器、數字示波器、數字三用表、數字I/O、通信接口、多路ADC及多路DAC等通用測試儀器和硬件資源,通用測試平臺1通過接口連接組件2和接口測試適配器4連接,接口測試適配器4主要產生測試被測信號處理單元5所需的模擬中頻回波激勵信號,同時將激勵響應信號適配進入測試系統,并進行部分響應信號的分析,接口測試適配器4采用FPGA+ARM的硬件架構,FPGA內部配置一定容量的雙口RAM作為FPGA的控制寄存器,并將其作為ARM的外部擴展存儲器,ARM通過修改這些控制寄存器的值來實現對FPGA的有效控制,ARM首先接收來自通用測試平臺1的測試控制指令,然后將指令進行譯碼后寫入FPGA的相應控制寄存器,FPGA根據控制寄存器中的指令來產生相應的激勵信號,通過高速DAC輸出,同時,FPGA還控制高速ADC完成部分激勵響應信號的采樣和分析,FPGA的時鐘可以配置成板載50MHz晶振,或直接由通用測試平臺1中的任意信號發生器提供,在調試狀態采用板載晶振,正常工作狀態則由通用測試平臺1提供90MHz工作時鐘,以保證和被測信號處理單元5時鐘同源。
所述的FPGA采用Altera公司的EP3S110F1152I3,ARM采用ATMEL公司的AT91SAM9G20B-CU,ADC采用LT公司的LTC2208IUP,DAC采用ADI公司的高速AD9736BBC。
該專利技術資料僅供研究查看技術是否侵權等信息,商用須獲得專利權人授權。該專利全部權利屬于中國人民解放軍海軍工程大學,未經中國人民解放軍海軍工程大學許可,擅自商用是侵權行為。如果您想購買此專利、獲得商業授權和技術合作,請聯系【客服】
本文鏈接:http://www.szxzyx.cn/pat/books/201310671004.8/2.html,轉載請聲明來源鉆瓜專利網。
- 上一篇:一種高強度的磁芯
- 下一篇:帶復合滾動軸承的內齒齒輪單元及波動齒輪裝置





