[發(fā)明專利]用于實(shí)施SRAM寫輔助的系統(tǒng)和方法

有效

• 申請?zhí)枺?/td>: 201310660943.2
• 申請日: 2013-12-09
• 公開（公告）號: CN103871457A
• 公開（公告）日: 2014-06-18
• 發(fā)明（設(shè)計(jì)）人: 布雷恩·馬修·齊默;馬哈茂德·埃爾辛·西納格爾
• 申請（專利權(quán)）人: 輝達(dá)公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 謝栒;魏寧

技術(shù)領(lǐng)域

本發(fā)明涉及存儲電路，并且更具體地，涉及寫輔助（write?assist）。

背景技術(shù)

減小操作供電電壓（Vmin）是針對集成電路提高能量效率的有效策略。然而，由于集成電路設(shè)備的制造工藝和/或使用年限所導(dǎo)致的諸如閾值電壓的電路特性的變化，對于靜態(tài)隨機(jī)存取存儲器（SRAM）存儲元（cell）的寫操作在較低操作供電電壓處可能變得不可靠。

為了寫入常規(guī)的6-晶體管存儲元，所要寫入的數(shù)據(jù)在位線（BL和BLB）上被編碼為差分值。例如，數(shù)據(jù)=0被編碼為BL=0和BLB=1，并且數(shù)據(jù)=1被編碼為BL=1和BLB=0，此處1（真）是高電壓電平并且0（假）是低電壓電平。當(dāng)字線被使能時，將位線對耦連到存儲元內(nèi)的存儲器元件的NMOS（N型金屬氧化物半導(dǎo)體）晶體管傳輸門（pass?gate）被激活。傳輸門必須克服形成存儲器元件的交叉耦連反相器的強(qiáng)度來改變存儲元的內(nèi)容以匹配在位線上被編碼的數(shù)據(jù)，從而完成寫操作。具體地，電路特性的變化可加強(qiáng)存儲器元件的PMOS（P型金屬氧化物半導(dǎo)體）上拉晶體管并且削弱NMOS傳輸門，這阻止在位線之一上所編碼的0到存儲器元件的轉(zhuǎn)移。結(jié)果，SRAM存儲元不能被可靠地寫入。

因此，需要解決寫可靠性的問題和/或與現(xiàn)有技術(shù)相關(guān)聯(lián)的其他問題。

發(fā)明內(nèi)容

提供了用于實(shí)施寫輔助的系統(tǒng)和方法。初始化寫輔助電路以及發(fā)起電壓崩潰以減小提供到存儲元的列（column）供電電壓。將存儲元的位線升壓到低于提供到存儲元的低供電電壓的經(jīng)升壓的電壓電平，并且將由位線所編碼的數(shù)據(jù)寫到存儲元。

附圖說明

圖1A示出了根據(jù)一個實(shí)施例的、用于使用經(jīng)耦連的供電電壓和位線來實(shí)施寫輔助的方法的流程圖。

圖1B示出了根據(jù)一個實(shí)施例的、耦連到可編程寫輔助電路的存儲元電路。

圖2A示出了根據(jù)一個實(shí)施例的、圖1B的可編程寫輔助電路。

圖2B示出了根據(jù)一個實(shí)施例的、用于使用供電電壓崩潰（collapse）和負(fù)位線升壓（boost）來實(shí)施寫輔助的方法的另一流程圖。

圖3A示出了根據(jù)一個實(shí)施例的、與配置為使用負(fù)位線升壓來實(shí)施寫輔助的圖2A的可編程寫輔助電路相關(guān)聯(lián)的時序圖。

圖3B示出了根據(jù)一個實(shí)施例的、與配置為使用負(fù)位線升壓和高供電電壓崩潰來實(shí)施寫輔助的圖2A的可編程寫輔助電路相關(guān)聯(lián)的時序圖。

圖4示出了根據(jù)一個實(shí)施例的并行處理單元。

圖5示出了根據(jù)一個實(shí)施例的圖4的流多處理器。

圖6示出了在其中可以實(shí)現(xiàn)各先前實(shí)施例的各架構(gòu)和/或功能性的例示性系統(tǒng)。

具體實(shí)施方式

如先前所解釋的，電路特性的變化可加強(qiáng)存儲器元件的PMOS上拉晶體管并且削弱NMOS傳輸門，使得存儲元不可被可靠地寫入。不幸的是，改變PMOS上拉晶體管的大小以削弱PMOS上拉和改變NMOS傳輸門晶體管的大小以加強(qiáng)NMOS傳輸門不是提高寫可靠性的有效技術(shù)。例如，當(dāng)使用鰭式FET（Fin-FET）實(shí)現(xiàn)存儲元時，存儲元的大小基于鰭的數(shù)目來量化。這意味著出于各種設(shè)計(jì)原因，即使電路特性的變化極小，晶體管大小調(diào)整也不是提高寫可靠性的有效技術(shù)。寫輔助削弱PMOS上拉晶體管并且加強(qiáng)NMOS傳輸門以提高寫可靠性而不依靠改變晶體管的大小。寫輔助在寫操作期間被使能并且在讀操作期間被禁用以避免在讀操作期間的不想要的副作用。

圖1A示出了根據(jù)一個實(shí)施例的、用于使用經(jīng)耦連的供電電壓和位線來實(shí)施寫輔助的方法100的流程圖。在步驟105，初始化寫輔助電路。在步驟110，發(fā)起提供到所要寫入的存儲元的高電壓供電的崩潰。該崩潰減小提供到正被寫入的存儲元的供電電壓。在步驟115，對存儲元的位線進(jìn)行升壓。具體地，通過將負(fù)位線的電壓降低到低于提供到存儲元的低電壓供電電平（例如，VSS）來對編碼數(shù)據(jù)的低差分值的位線（即負(fù)位線）進(jìn)行升壓，所述低電壓供電電平典型地是接地。在步驟120，將數(shù)據(jù)寫入存儲元。

現(xiàn)在將關(guān)于各可選架構(gòu)和特征來闡述更多示例性的信息，根據(jù)用戶的期望可以采用或可以不采用所述架構(gòu)和特征來實(shí)現(xiàn)前述的技術(shù)。應(yīng)該強(qiáng)烈注意的是，下面的信息出于示例性的目的而闡述并且其不應(yīng)該被認(rèn)為是以任何方式進(jìn)行限制。下面特征中的任何一個可以可選地合并，排除或不排除所述的其他特征。