[發(fā)明專利]一種高速IC-QFN封裝協(xié)同優(yōu)化設(shè)計方法

在審

• 申請?zhí)枺?/td>: 201310650409.3
• 申請日: 2013-12-06
• 公開（公告）號: CN104701292A
• 公開（公告）日: 2015-06-10
• 發(fā)明（設(shè)計）人: 劉少龍;程玉華
• 申請（專利權(quán)）人: 上海北京大學微電子研究院
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L23/48;H01L23/488
• 代理公司: 無
• 代理人: 無

技術(shù)領(lǐng)域

本發(fā)明集成電路封裝領(lǐng)域，尤其涉及高速IC的優(yōu)化涉及方法。?

背景技術(shù)

在半導(dǎo)體封裝工藝中，方形扁平無引腳封裝（Quad?Flat?No-lead?Package,?QFN）有很多優(yōu)點，比如良好的散熱特性，封裝的成本較低，技術(shù)比較成熟，能夠提供卓越的電性能等，這使得QFN封裝能夠應(yīng)用于RF電路中。然而由于三維封裝的技術(shù)和成本，以及QFN管腳的限制，使得三維封裝技術(shù)主要應(yīng)用于BGA的封裝形式，很多復(fù)雜的芯片在需要進行三維封裝時仍然無法采用QFN封裝。本發(fā)明是在低管腳數(shù)的情況下，對芯片采用QFN的三維封裝，極大的減小了芯片互聯(lián)帶來的寄生。?

隨著集成度的提高，芯片封裝內(nèi)部的熱應(yīng)力越來越影響到芯片的可靠性。本發(fā)明在研究過芯片封裝流程以及對芯片封裝內(nèi)熱應(yīng)力的模擬提出了一種新的結(jié)構(gòu)并在原封裝流程的基礎(chǔ)上加以改進。改進的封裝方法在減小熱應(yīng)力方面做出優(yōu)化，因此會得到更好的可靠性。?

在高速IC封裝中，引線帶來的寄生始終是影響IC工作速度的一個重要方面，任何在減小引線寄生上做出的努力都會收到很好的效果。?

傳統(tǒng)的QFN封裝工藝流程為：a.晶圓背面研磨?b.晶圓安裝c.晶圓切割d.晶圓清洗?e.第二道光檢f.點銀漿?g.芯片粘接?h.銀漿固化i.引線焊接j.第三道光檢k.注塑?l.激光打字?m.高溫固化?n.去溢料?o.電鍍退火p.切筋成型?q.第四道光檢。對于步驟o中的電鍍退火可以用來減小熱應(yīng)力，然而由于高溫固化與電鍍退火的環(huán)境不同，高溫固化必然會引入部分物理應(yīng)力無法消除。?

發(fā)明內(nèi)容

鑒于此，本發(fā)明從三個方面實現(xiàn)高速IC-QFN封裝的協(xié)同優(yōu)化，a）減小高速IC的引線寄生，b）提出一種新的芯片結(jié)構(gòu)，c）對原有的QFN工藝改進。通過以上三點實現(xiàn)減小芯片的寄生延時和芯片內(nèi)部的熱應(yīng)力。?

本發(fā)明提供的QFN三維封裝包括一個高速IC芯片、一個相關(guān)控制芯片QFN管殼和QFN布線。?

在減小寄生方面，為減小信號到地的帶來的寄生，需要連接到地的信號直接連接到QFN底部散熱板上，可以很好的提高高頻特性。?

為解決上述問題，本發(fā)明采用芯片減薄技術(shù)將基板減薄至75um，既減少了對設(shè)備的要求，又增加了芯片減薄的成品率。?

通孔直徑采用50um，這一直徑可以采用激光鉆蝕的技術(shù)實現(xiàn)，速度快，精度一般，省去了光刻膠涂布、曝光、顯影及去膠等步驟，較容易實現(xiàn)。?

一種減小熱應(yīng)力的封裝結(jié)構(gòu)，底層芯片較頂層芯片較厚，有效緩解底層芯片受到的最大熱應(yīng)力。?

一種減小熱應(yīng)力的封裝結(jié)構(gòu)，芯片間粘合薄膜等于兩芯片間焊錫的厚度，應(yīng)該盡量薄。?

一種減小熱應(yīng)力的封裝結(jié)構(gòu)，底層芯片外圍不采用方形，而是采用圓柱形結(jié)構(gòu)。?

一種減小熱應(yīng)力的封裝結(jié)構(gòu)，QFN散熱底板厚度與底層芯片的厚度比為1:1?

改進的QFN封裝工藝流程，在高溫固化前對芯片裝貼產(chǎn)生的物理應(yīng)力進一步釋放，其具體步驟為：a.晶圓背面研磨?b.晶圓安裝c.晶圓切割d.晶圓清洗?e.第二道光檢f.點銀漿?g.芯片粘接?h.銀漿固化i.退火j.引線焊接k.第三道光檢l.注塑?m.激光打字?n.高溫固化?o.去溢料?p.電鍍退火q.切筋成型?r.第四道光檢。

附圖說明

附圖1所示為QFN封裝頂視圖；?

附圖2所示為TSV的具體結(jié)構(gòu)；

附圖3所示為兩芯片沿附圖1的切面的截面圖（當前工藝芯片結(jié)構(gòu)）；

附圖4所示為改進的三維堆疊結(jié)構(gòu)；

附圖5所示為兩芯片堆疊的頂視圖。

具體實施方式

下面結(jié)合附圖對本發(fā)明所述的高速IC-QFN封裝做進一步詳細描述。?

首先介紹本發(fā)明所述的QFN封裝的具體實施方式。QFN具有優(yōu)秀的高頻特性，如果能夠繼續(xù)保持QFN價格優(yōu)勢，QFN的三維封裝將會獲得更大的應(yīng)用范圍。?

如圖1所示為QFN三維封裝的頂視圖的示意圖，10和20分別為高速IC芯片和控制芯片，二者通過TSV技術(shù)實現(xiàn)連接。三維封裝的凸點與QFN焊盤之間采用QFN布線連接，與傳統(tǒng)的bonding?wire金線相比較，會引入較少的寄生，并且降低成本。?