[發明專利]一種自定義總線及其實現方法

有效

• 申請號: 201310648561.8
• 申請日: 2013-12-04
• 公開（公告）號: CN103617145A
• 公開（公告）日: 2014-03-05
• 發明（設計）人: 侯曉萍;劉景順;邁特·康明斯;王義槐;劉培植;連建宇
• 申請（專利權）人: 包頭市稀寶博為醫療系統有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 北京紀凱知識產權代理有限公司 11245
• 代理人: 徐寧

技術領域

本發明涉及一種總線及其實現方法，特別是關于一種用于磁共振譜儀系統的自定義總線及其實現方法

背景技術

目前，采集卡、頻譜儀以及一些大型通訊、數據處理等設備內部多采用通用高速總線進行數據傳輸，通用高速總線可以采用PCI（Peripheral?Component?Interconnect，外設部件互聯標準）總線、PCIe（PCI?Express，新一代總線接口）總線或網絡等方式。通用高速總線具有速度快、能夠與其他設備兼容等優點。例如PCIe目前最高的16X2.0版本可達到10Gb/s，網絡通訊也可以達到1Gb/s。然而使用通用高速總線存在兩個規避不了的問題，即協議問題和數據實時傳輸的問題。不僅硬件上需要很多專用芯片的支持，而且在操作系統應用軟件層面也需要復雜的協議支持。

通用高速總線適合一般的應用環境，但是在特定的功能要求下，通用高速總線就顯得復雜且繁瑣。采用通用高速總線對零星數據進行傳輸時存在以下問題：（1）不能夠將零星數據封裝成大塊數據進行傳輸，而且長時間占用通用高速總線，會造成零星數據的堵塞。（2）檢測或者控制信號排在數據隊列中等待順序發送，容易造成時間上的延誤。（3）零星數據被協議封裝完成后，會增加很多額外數據，使通訊有效性下降。（4）硬件和軟件的設計過程復雜而且現有的數據采集設備都是采用單一的高速總線進行數據傳輸的，其軟件設計比較復雜，缺少對設備控制的靈活性。（5）通用高速總線不能滿足數據實時傳輸的要求。

發明內容

針對上述問題，本發明的目的是提供一種能夠滿足數據實時傳輸要求、通訊協議簡單的自定義總線及其實現方法。

為實現上述目的，本發明采取以下技術方案：一種自定義總線，其特征在于：它包括背板、主板、發射板和若干接收板；所述背板采用無源設計，僅起連接作用；所述主板以板卡形式或者普通線纜與所述背板連接，所述發射板和接收板分別以板卡形式插接在所述背板上；所述主板通過所述背板將產生的時鐘信號、實時控制數據、總線控制信號和低速信號分別傳輸至所述發射板和接收板；所述發射板將接收到的信號進行處理后輸出射頻或梯度信號，所述接收板根據接收到的總線控制信號按照給定參數接收磁共振信號，并將接收到的磁共振信號通過所述背板傳輸至所述主板。

在所述主板中設置主控單元、第一可編程邏輯器件、第一單片機和晶體振蕩器，在所述發射板中設置第二編程邏輯器件和第二單片機，在所述接收板中設置第三編程邏輯器件和第三單片機；在所述第一可編程邏輯器件與第二編程邏輯器件之間以及所述第一可編程邏輯器件與第三編程邏輯器件之間分別設置32路下行控制總線、1路總線時鐘信號線、1路傳輸同步時鐘信號線、1路復位信號線、4路握手信號線和1路預留信號線以及在所述第一可編程邏輯器件與第三編程邏輯器件之間設置32路上行接收總線；在所述第一單片機與第二單片機之間以及所述第一單片機與第三單片機之間設置低速總線。

所述第一可編程邏輯器件、第二編程邏輯器件和第三編程邏輯器件均采用FPGA和CPLD中的一種。

將所述第一單片機的數據線和地址線與所述第一可編程邏輯器件連接，使所述第一可編程邏輯器件的RAM和IO口成為所述第一單片機的外部XRAM；將所述第二單片機的數據線和地址線與所述第二可編程邏輯器件連接，使所述第二可編程邏輯器件的RAM和IO口成為所述第二單片機的外部XRAM；將所述第三單片機的數據線和地址線與所述第三可編程邏輯器件連接，使所述第三可編程邏輯器件的RAM和IO口成為所述第三單片機的外部XRAM。

在所述第一可編程邏輯器件中設置用于選擇采用高速總線或低速總線傳輸數據的標志位。

連接所述主板與背板用于傳輸低速信號的線纜采用422總線、485總線、I2C總線和CAN總線中的一種。

所述時鐘信號包括總線時鐘信號和傳輸同步時鐘信號，所述總線時鐘信號和傳輸同步時鐘信號均設置為小于等于200MHz的信號；總線控制信號包括復位信號和握手信號；低速信號包括初始化信號和隨機檢測信號。