[發(fā)明專利]一種模擬IO靜電放電電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201310637009.9
• 申請(qǐng)日: 2013-12-03
• 公開(kāi)（公告）號(hào): CN103646946B
• 公開(kāi)（公告）日: 2017-01-04
• 發(fā)明（設(shè)計(jì)）人: 李志國(guó)
• 申請(qǐng)（專利權(quán)）人: 北京中電華大電子設(shè)計(jì)有限責(zé)任公司
• 主分類號(hào): H01L27/02
• 分類號(hào): H01L27/02
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

技術(shù)領(lǐng)域

本發(fā)明涉及一種模擬IO靜電放電電路，適用于兼容LDMOS的CMOS工藝集成電路靜電放電保護(hù)設(shè)計(jì)，尤其適用于低輸入電阻要求的高可靠性敏感模擬信號(hào)IO的ESD保護(hù)設(shè)計(jì)。

背景技術(shù)

CMOS(Complementary?Metal-Oxide-Semiconductor)工藝，即互補(bǔ)金屬氧化物半導(dǎo)體工藝，是在PMOS和NMOS工藝基礎(chǔ)上發(fā)展起來(lái)的，即將NMOS器件和PMOS器件同時(shí)制作在同一硅襯底上，制作CMOS集成電路。CMOS集成電路具有功耗低、速度快、抗干擾能力強(qiáng)、集成度高等眾多優(yōu)點(diǎn)。CMOS工藝目前已成為當(dāng)前大規(guī)模集成電路的主流工藝技術(shù)，絕大部分集成電路都是用CMOS工藝制造的。但在高壓功率電路設(shè)計(jì)方面，CMOS存在一定的局限性。

在高壓功率集成電路中，采用LDMOS(Laterally?Diffused?Metal?Oxide?Semiconductor；橫向擴(kuò)散金屬氧化物半導(dǎo)體)器件可以滿足耐高壓、實(shí)現(xiàn)功率控制等方面的要求，常用于功率電路，并且兼容于CMOS工藝，因而被廣泛采用并集成于CMOS工藝。LDMOS是一種橫向擴(kuò)散結(jié)構(gòu)的功率器件，器件結(jié)構(gòu)如圖2所示。該器件是在漏區(qū)域注入兩次(203-204)，一次注入濃度較大(典型注入劑量10¹⁵/cm^-2)的砷(As)，另一次注入濃度較小(典型劑量10¹³/cm^-2)的硼(B)。注入之后再進(jìn)行一個(gè)高溫推進(jìn)過(guò)程，由于硼擴(kuò)散比砷快，所以硼沿著橫向擴(kuò)散得更遠(yuǎn)，延伸到柵極POLY(206)邊界，在柵極POLY(206)和漏極注入(210)之間形成一個(gè)低濃度N型漂移區(qū)(203)，可以增加該器件的擊穿電壓。因此，當(dāng)LDMOS漏端(210)接高壓時(shí)，漂移區(qū)(203)由于是高阻，能夠承受更高的電壓。

因此CMOS工藝設(shè)計(jì)的電路中，針對(duì)高壓高功率的應(yīng)用需求，常常采用LDMOS器件做耐高壓器件，在這種應(yīng)用中，其IO單元也自然需要用LDMOS器件設(shè)計(jì)，本發(fā)明即針對(duì)解決這種高壓高功率需求的兼容了LDMOS的CMOS工藝的IO?ESD設(shè)計(jì)。

集成電路從生產(chǎn)到封裝、測(cè)試、運(yùn)輸、應(yīng)用，整個(gè)生命周期都會(huì)面臨各種難以預(yù)知的靜電環(huán)境，對(duì)集成電路造成靜電損傷。所以集成電路不僅要能夠滿足設(shè)計(jì)的功能要求，同時(shí)還要具有一定水平的靜電防護(hù)能力。通常靜電通過(guò)集成電路的IO管腳進(jìn)入集成電路，造成集成電路的損傷，所以集成電路的靜電保護(hù)常常設(shè)計(jì)在IO單元中，在IO單元中將靜電安全地放掉，從而可以保護(hù)整個(gè)集成電路免受ESD損傷。

集成了LDMOS的CMOS工藝中，傳統(tǒng)模擬IO電路如圖3所示，由連接在PAD(304)與GND(302)之間LDMOS(306)，和連接在PAD(304)與VDD(301)之間的P型Diode(305)構(gòu)成一級(jí)ESD保護(hù)結(jié)構(gòu)，由輸入電阻(308)和LDMOS(309)構(gòu)成二級(jí)ESD保護(hù)結(jié)構(gòu)。一級(jí)ESD保護(hù)結(jié)構(gòu)主要進(jìn)行靜電放電，但由于傳統(tǒng)結(jié)構(gòu)中，一級(jí)ESD器件采用襯底體器件開(kāi)啟放電的方式，其開(kāi)啟電壓比較高，威脅到內(nèi)部電路，所以需要二級(jí)ESD保護(hù)結(jié)構(gòu)對(duì)內(nèi)部電路進(jìn)行局部的鉗位保護(hù)。集成電路加工過(guò)程中，對(duì)應(yīng)每個(gè)工藝步驟都需要一塊光罩(mask)進(jìn)行加工控制，傳統(tǒng)IO設(shè)計(jì)中，針對(duì)靜電放電，LDMOS(306、309)和P型Diode(305)需要額外單獨(dú)增加SAB(silicide?blocking)mask，用于增加漏極鎮(zhèn)流電阻，提高體器件導(dǎo)通均勻性，從而提高其自身的ESD可靠性，同時(shí)需要按照ESD設(shè)計(jì)規(guī)則設(shè)計(jì)，如增加漏極接觸孔到柵極之間的距離，至少2um以上，這需要占用很大的芯片版圖面積。

集成了LDMOS的CMOS工藝的傳統(tǒng)模擬IO電路有如下幾個(gè)缺點(diǎn)：

1.輸入電阻(308)會(huì)影響到敏感模擬信號(hào)的傳遞，導(dǎo)致輸入到CORE(303)的電壓與PAD(304)上的輸入電平不一致，不適合高性能敏感模擬IO的應(yīng)用；

2.由于LDMOS器件是與CMOS器件兼容設(shè)計(jì)的，通常LDMOS(306)用于靜電放電，由于該器件存在低濃度摻雜的漂移區(qū)(203)，其擊穿電壓非常高，因而ESD開(kāi)啟電壓也非常高，通常在20V以上，而內(nèi)部電路卻存在普通的低壓CMOS器件，其擊穿電壓較低，通常在9V-13V。所以可能內(nèi)部器件已經(jīng)發(fā)生擊穿失效，但該ESD器件LDMOS(306)還沒(méi)有開(kāi)啟放電，因而沒(méi)有起到靜電保護(hù)的作用；

3.為ESD設(shè)計(jì)而單獨(dú)增加的SAB(salicide?blocking)mask，增加了制造成本；