[發(fā)明專利]一種延遲單元電路

在審

• 申請(qǐng)?zhí)枺?/td>: 201310633168.1
• 申請(qǐng)日: 2013-11-29
• 公開（公告）號(hào): CN103647545A
• 公開（公告）日: 2014-03-19
• 發(fā)明（設(shè)計(jì)）人: 張漢儒;尹航;王釗
• 申請(qǐng)（專利權(quán)）人: 無錫中星微電子有限公司
• 主分類號(hào): H03K19/0175
• 分類號(hào): H03K19/0175
• 代理公司: 北京億騰知識(shí)產(chǎn)權(quán)代理事務(wù)所 11309
• 代理人: 陳霽

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路設(shè)計(jì)領(lǐng)域，具體涉及一種延遲單元電路。

背景技術(shù)

延遲單元電路，廣泛應(yīng)用于各種集成電路中。延遲單元可以有效地控制電路中的瞬態(tài)過電壓和電壓突變，對(duì)電路起緩沖作用，并保護(hù)器件安全運(yùn)行。有些時(shí)間較短的延遲單元不使用數(shù)字時(shí)鐘計(jì)時(shí)，而使用電阻電容形成延遲，由于電阻電容容易受到噪聲干擾導(dǎo)致輸出異常。

例如圖1為現(xiàn)有技術(shù)的延遲單元電路。第一反相器包括第一PMOS管（MP1）和第一NMOS（MN1）管，以下簡稱MP1、MN1，第二反相器包括第二PMOS管（MP2）和第二NMOS（MN2）管，以下簡稱MP2、MN2。IN為數(shù)字信號(hào)輸入端口，OUT為延遲數(shù)字信號(hào)輸出端口，當(dāng)數(shù)字信號(hào)輸入端口輸入信號(hào)從低電平變高電平時(shí)，MP1截止，MN1開啟，C1通過限流電阻R1向GND放電，圖2是現(xiàn)有技術(shù)的延遲單元電路波形圖。當(dāng)節(jié)點(diǎn)node1電平下降到低于由MN2,MP2組成的反相器翻轉(zhuǎn)電平時(shí)，數(shù)字信號(hào)輸出端口電平翻轉(zhuǎn)從低變高。此時(shí)數(shù)字信號(hào)輸入端口信號(hào)上升沿到數(shù)字信號(hào)輸出端口信號(hào)上升沿之間有延遲，即延遲了數(shù)字信號(hào)輸出端口信號(hào)的輸出。當(dāng)電源出現(xiàn)較大噪聲時(shí)，則節(jié)點(diǎn)node1電平在反相器翻轉(zhuǎn)電平附近受到干擾，導(dǎo)致數(shù)字信號(hào)輸出端口信號(hào)出現(xiàn)多次翻轉(zhuǎn)，進(jìn)一步影響到輸出信號(hào)高低電平不穩(wěn)定。圖3即為受到噪聲干擾的延遲單元電路波形圖。

導(dǎo)致上述問題的根本原因在于節(jié)點(diǎn)node1電平在反相器翻轉(zhuǎn)電平附近不穩(wěn)定。增加反饋控制模塊，實(shí)現(xiàn)電容電壓盡快遠(yuǎn)離后級(jí)信號(hào)放大電路的翻轉(zhuǎn)電平，是解決上述問題的有效途徑。

發(fā)明內(nèi)容

本發(fā)明的目的是針對(duì)現(xiàn)有技術(shù)的不足，在延遲單元電路的基礎(chǔ)上，增加一個(gè)反饋控制模塊，從而提高延遲單元電路抗干擾能力。

為實(shí)現(xiàn)上述目的，本發(fā)明設(shè)計(jì)了一種延遲單元電路驅(qū)動(dòng)反饋控制的方法，所述延遲單元電路包括：數(shù)字信號(hào)輸入端口、數(shù)字信號(hào)輸出端口、第一反相器、第二反相器、反饋控制模塊、節(jié)點(diǎn)node1、電源和電容；

所述第一反相器的輸入級(jí)與數(shù)字信號(hào)輸入端口相連接，輸出級(jí)與節(jié)點(diǎn)node1相連接；

所述第二反相器的輸入級(jí)與節(jié)點(diǎn)node1相連接，輸出級(jí)與數(shù)字信號(hào)輸出端口相連接；

所述第一反相器的輸出級(jí)和所述第二反相器的輸入級(jí)通過所述節(jié)點(diǎn)node1相連接；

所述的反饋控制模塊，兩端輸入級(jí)分別與信號(hào)輸入端口、信號(hào)輸出端口連接，兩個(gè)連接端分別與所述節(jié)點(diǎn)node1、地相連接，當(dāng)所述數(shù)字信號(hào)輸入端口和所述數(shù)字信號(hào)輸出端口同時(shí)為第一電平時(shí)，將所述節(jié)點(diǎn)node1和地相連，當(dāng)所述數(shù)字信號(hào)輸入端口和所述數(shù)字信號(hào)輸出端口不同時(shí)為第一電平時(shí)，將所述節(jié)點(diǎn)node1和地?cái)嚅_；

所述的電容，連接于節(jié)點(diǎn)node1和地之間；

優(yōu)選地，所述第一反相器包括電阻、第一PMOS管（MP1）和第一NMOS（MN1）管；

所述MN1的第一NMOS襯底和源極相接并接地（接最低電平）；所述MP1的襯底和源極相接并接電源（接最高電平），所述MN1柵極和所述MP1柵極互連并做為所述第一反相器的輸入級(jí)，所述MN1的漏極經(jīng)由所述電阻與所述MP1的漏極相連，所述MP1的漏極作為所述第一反相器的輸出級(jí)連接于所述節(jié)點(diǎn)node1；

所述第二反相器包括第二PMOS管（MP2）和第二NMOS（MN2）管；所述MP2的管的襯底和源極相接并接電源（接最高電平），所述第二NMOS襯底和源極相接并接地（接最低電平），所述MN2柵極和所述MP2柵極互連并作為所述第一反相器的輸入級(jí)連接于所述節(jié)點(diǎn)node1，所述MN2的漏極和所述MP2的漏極連接做為所述數(shù)字信號(hào)輸出端；

當(dāng)所述數(shù)字信號(hào)輸入端口的輸入信號(hào)從低電平變高電平后，所述MP1截止，所述MN1、MN4導(dǎo)通，當(dāng)所述節(jié)點(diǎn)node1電平低于所述第二反相器翻轉(zhuǎn)電平時(shí)，所述MP2導(dǎo)通，所述MN2截止，所述數(shù)字信號(hào)輸出端口被拉升至所述電源電壓高電平，所述MN3導(dǎo)通，所述反饋模塊啟動(dòng)控制所述延遲電容放電進(jìn)程。

優(yōu)選地，所述反饋控制模塊包括第三NMOS管(MN3)、第四NMOS管（MN4），以下簡稱MN3、MN4，所述數(shù)字信號(hào)輸入端驅(qū)動(dòng)所述第四NMOS管的柵極，所述數(shù)字信號(hào)輸出端驅(qū)動(dòng)所述第三NMOS管的柵極，所述第三NMOS管的漏極連接于所述節(jié)點(diǎn)node1，所述第三NMOS管的源極與所述第四NMOS管的漏極相連，所述第四NMOS管的源極接地；

當(dāng)所述數(shù)字信號(hào)輸入端口、所述數(shù)字信號(hào)輸出端口都為高電平時(shí)，所述MN3、MN4都導(dǎo)通，所述的反饋控制模塊開啟，拉低所述節(jié)點(diǎn)node1電平。