[發明專利]一種延遲單元電路

在審

• 申請號: 201310633168.1
• 申請日: 2013-11-29
• 公開（公告）號: CN103647545A
• 公開（公告）日: 2014-03-19
• 發明（設計）人: 張漢儒;尹航;王釗
• 申請（專利權）人: 無錫中星微電子有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 北京億騰知識產權代理事務所 11309
• 代理人: 陳霽

1.一種延遲單元電路，其特征在于，所述延遲單元電路包括：數字信號輸入端口、數字信號輸出端口、第一反相器、第二反相器、反饋控制模塊、節點node1、電源和電容；

所述第一反相器的輸入級與數字信號輸入端口相連接，輸出級與節點node1相連接；

所述第二反相器的輸入級與節點node1相連接，輸出級與數字信號輸出端口相連接；

所述第一反相器的輸出級和所述第二反相器的輸入級通過所述節點node1相連接；

所述的反饋控制模塊，兩端輸入級分別與所述數字信號輸入端口、所述數字信號輸出端口連接，兩個連接端分別與所述節點node1、地相連接，當所述數字信號輸入端口和所述數字信號輸出端口同時為第一電平時，將所述節點node1和地相連，當所述數字信號輸入端口和所述數字信號輸出端口不同時為第一電平時，將所述節點node1和地斷開；

所述的電容，連接于所述節點node1和地之間。

2.根據權利要求1所述的延遲單元電路，其特征在于，所述第一反相器包括電阻、第一PMOS管和第一NMOS管；

所述第一NMOS管的襯底和源極相接并接地；所述第一PMOS管的襯底和源極相接并接電源，所述第一NMOS管柵極和所述第一PMOS管的柵極互連并做為所述第一反相器的輸入級，所述第一NMOS管的漏極經由所述電阻與所述第一PMOS管的漏極相連，所述第一PMOS管的漏極作為所述第一反相器的輸出級連接于所述節點node1；

所述第二反相器包括第二PMOS管和第二NMOS管；所述第二PMOS管的襯底和源極相接并接電源，所述第二NMOS襯底和源極相接并接地，所述第二NMOS管柵極和所述第二PMOS管的柵極互連并作為所述第一反相器的輸入級連接于所述節點node1，所述第二NMOS管的漏極和所述第二PMOS管的漏極連接做為所述數字信號輸出端；

所述第一電平為高電平；

當所述數字信號輸入端口的輸入信號從低電平變高電平后，所述第一PMOS管截止，所述第一NMOS管導通，當所述節點node1電平低于所述第二反相器翻轉電平時，所述第二PMOS管導通，所述第二NMOS管截止，所述數字信號輸出端口被拉升至所述電源電壓高電平。

3.根據權利要求1所述的延遲單元電路，其特征在于，所述反饋控制模塊包括第三NMOS管、第四NMOS管，所述數字信號輸入端驅動所述第四NMOS管的柵極，所述數字信號輸出端驅動所述第三NMOS管的柵極，所述第三NMOS管的漏極連接于所述節點node1，所述第三NMOS管的源極與所述第四NMOS管的漏極相連，所述第四NMOS管的源極接地；

當所述數字信號輸入端口、所述數字信號輸出端口都為高電平時，所述第三NMOS管、第四NMOS管都導通，所述的反饋控制模塊將節點node1和地相連，拉低所述節點node1電平。

4.根據權利要求1所述的延遲單元電路，其特征在于，所述電容連接于所述節點node1與地之間，當所述節點node1電平趨向變低時，所述電容立即放電，使所述信號輸出延遲。

5.根據權利要求1所述的延遲單元電路，其特征在于，當所述數字信號輸入端口輸入信號從低電平變高電平后，所述信號經過所述第一反相器拉至低電平，但所述電容通過限流電阻向地放電，使所述節點node1電平逐漸由高變低，延遲了所述數字信號輸出端口的所述信號輸出，直到所述節點node1電平剛低于所述第二反相器翻轉電平時，所述節點node1處信號經過所述第二反相器很快從低變高，所述數字信號輸出端口電平很快翻轉從低變高，此時所述數字信號輸入端口和所述數字信號輸出端口同時為第一電平時，所述反饋控制模塊將所述節點node1和地相連，拉低所述節點node1電平，所述第一電平為高電平。