[發(fā)明專利]浮柵晶體管陣列及其制備方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201310631488.3
• 申請(qǐng)日: 2013-11-29
• 公開（公告）號(hào): CN103646949A
• 公開（公告）日: 2014-03-19
• 發(fā)明（設(shè)計(jì)）人: 顧經(jīng)綸
• 申請(qǐng)（專利權(quán)）人: 上海華力微電子有限公司
• 主分類號(hào): H01L27/115
• 分類號(hào): H01L27/115;H01L29/788;H01L29/06;H01L21/8247;H01L21/336
• 代理公司: 上海天辰知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 31275
• 代理人: 吳世華;陶金龍

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體加工制造技術(shù)領(lǐng)域，更具體地說(shuō)，涉及一種浮柵晶體管陣列及其制備方法。

背景技術(shù)

閃存（Flash?Memory）是一種長(zhǎng)壽命的非易失性的存儲(chǔ)器，通常被用來(lái)保存設(shè)置信息，如在電腦的BIOS（基本輸入輸出程序）、PDA（個(gè)人數(shù)字助理）、數(shù)碼相機(jī)中保存資料等。

閃存一般以多個(gè)浮柵晶體管（Floating?Gate?Transistor）構(gòu)成浮柵晶體管陣列來(lái)存儲(chǔ)信息，浮柵晶體管的信息存儲(chǔ)原理是通過熱電子注入或者FN隧穿效應(yīng)使電子作為信息的載體存儲(chǔ)在浮柵的多晶硅中。當(dāng)電子注入并存儲(chǔ)于浮柵中時(shí)，代表信息“0”，當(dāng)電子從浮柵中被擦除時(shí)，代表信息“1”。一種浮柵晶體管的結(jié)構(gòu)如圖1所示，其包括P肼區(qū)、以N型摻雜的一源極區(qū)、一漏極區(qū)、從襯底表面逐層分布的硅氧化物構(gòu)成的第一絕緣層、浮柵層、第二絕緣層和控制柵。

NOR和NAND是兩種不同的非易失性存儲(chǔ)器單元陣列結(jié)構(gòu)。NOR型閃存的基本存儲(chǔ)單元是bit，用戶可以隨機(jī)訪問任何一個(gè)bit的信息，常用于存儲(chǔ)代碼；NAND型閃存的基本存儲(chǔ)單元是頁(yè)（Page），并以塊（sector）為單位進(jìn)行擦除操作，一般用于存儲(chǔ)大量數(shù)據(jù)。

現(xiàn)在閃存技術(shù)遇到的一個(gè)挑戰(zhàn)是存儲(chǔ)容量的限制—以現(xiàn)有技術(shù)在閃存結(jié)構(gòu)上增加存儲(chǔ)容量變得越來(lái)越困難。如何采用新的技術(shù)和結(jié)構(gòu)來(lái)突破存儲(chǔ)容量的極限對(duì)業(yè)界來(lái)說(shuō)是一個(gè)極為重要的研究課題。

如圖2所示，傳統(tǒng)的浮柵晶體管陣列中的一行包括例如8個(gè)浮柵晶體管（為簡(jiǎn)便起見，僅標(biāo)示出其中兩個(gè)浮柵晶體管T1、T2）和2個(gè)選擇晶體管GSL、SSL，該8個(gè)浮柵晶體管呈直線式分布，每個(gè)浮柵晶體管具有獨(dú)立的有源區(qū)，占用面積較大。如果需要增加閃存存儲(chǔ)容量的話，就需要將這種結(jié)構(gòu)疊加在原先的結(jié)構(gòu)上，致使工藝成本不斷增加。為了增大NAND閃存的存儲(chǔ)容量，一種途徑是增加堆棧，另一種則是在工藝中盡可能把閃存單元做小，來(lái)增加浮柵晶體管陣列的密度。增加堆棧層數(shù)會(huì)使閃存的體積不斷膨脹，而將閃存單元的尺寸縮小并不容易。在將閃存單元關(guān)鍵尺寸越做越小的過程中，會(huì)與一般的MOSFET出現(xiàn)同樣的短溝道效應(yīng)，而在閃存器件中該效應(yīng)導(dǎo)致的閾值電壓漂移會(huì)直接導(dǎo)致編程或擦除的失敗，進(jìn)而導(dǎo)致信息存儲(chǔ)的錯(cuò)誤。

另一方面，硅納米線晶體管是一種新型器件結(jié)構(gòu)，它是集成電路發(fā)展路線圖22納米技術(shù)節(jié)點(diǎn)下最有希望的競(jìng)爭(zhēng)者之一。目前國(guó)內(nèi)外初步報(bào)道的硅納米線結(jié)構(gòu)晶體管擁有優(yōu)異的亞閾值特性、載流子遷移率以及關(guān)態(tài)特性，能夠很好的抑制短溝道效應(yīng)。較之傳統(tǒng)的體硅平面器件，一維準(zhǔn)彈道輸運(yùn)的納米線MOSFET表現(xiàn)出很強(qiáng)的縮小尺寸優(yōu)勢(shì)，如果其現(xiàn)有的一些制造技術(shù)中的問題得到逐步解決，納米線晶體管對(duì)實(shí)現(xiàn)半導(dǎo)體路線圖的既定目標(biāo)將表現(xiàn)出極大的潛力。

硅納米線的制備技術(shù)按其導(dǎo)電溝道平行或垂直于襯底分為平面和垂直兩種。垂直型的一個(gè)主要的優(yōu)勢(shì)在于其溝道長(zhǎng)度不是靠光刻來(lái)定義，而是使用像外延生長(zhǎng)技術(shù)或者層沉積技術(shù)（layer?deposition）這樣的能夠在納米級(jí)尺度很好的控制膜厚的技術(shù)來(lái)定義。

目前，業(yè)內(nèi)需要一種可有效提高閃存存儲(chǔ)容量的浮柵晶體管陣列及其制備方法。

發(fā)明內(nèi)容

本發(fā)明的一個(gè)目的在于提供一種浮柵晶體管陣列，其可有效提高閃存存儲(chǔ)容量。

為實(shí)現(xiàn)上述目的，本發(fā)明一技術(shù)方案如下：

一種浮柵晶體管陣列，陣列中每行包括第一選擇晶體管、第二選擇晶體管以及多個(gè)以源、漏極依次銜接的浮柵晶體管，第一選擇晶體管的源極連接多個(gè)浮柵晶體管中首個(gè)浮柵晶體管的漏極、其漏極連接VDD，第二選擇晶體管的源極連接地、其漏極連接多個(gè)浮柵晶體管中末個(gè)浮柵晶體管的源極，其中，多個(gè)浮柵晶體管中每?jī)蓚€(gè)浮柵晶體管共用一有源區(qū)。

優(yōu)選地，有源區(qū)由硅納米線制成。

優(yōu)選地，第一、第二選擇晶體管分別位于該多個(gè)浮柵晶體管的兩側(cè)。

本發(fā)明的另一目的在于提供一種浮柵晶體管陣列的制備方法。

為實(shí)現(xiàn)上述目的，本發(fā)明另一技術(shù)方案如下：

一種浮柵晶體管陣列的制備方法，包括如下步驟：a)、提供SOI襯底；b)、在襯底上形成多條均勻分布的圓柱形硅納米線；c)、在每條硅納米線上間隔一定距離分別形成兩個(gè)浮柵晶體管，該兩個(gè)浮柵晶體管分別以該硅納米線為有源區(qū)；d)、在襯底端部分別形成兩選擇晶體管；e)、在襯底上沉積一介質(zhì)層以對(duì)各硅納米線進(jìn)行電隔離，介質(zhì)層高度低于硅納米線的高度；f)、通過光刻工藝，在襯底的相應(yīng)區(qū)域上沉積一層金屬覆蓋該區(qū)域內(nèi)的硅納米線，以使各硅納米線以及選擇晶體管互連，形成浮柵晶體管陣列中的一行；g)、在該行的基礎(chǔ)上依次形成其他各行，以形成浮柵晶體管陣列。