[發明專利]浮柵晶體管陣列及其制備方法

有效

• 申請號: 201310631488.3
• 申請日: 2013-11-29
• 公開（公告）號: CN103646949A
• 公開（公告）日: 2014-03-19
• 發明（設計）人: 顧經綸
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L29/788;H01L29/06;H01L21/8247;H01L21/336
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;陶金龍

1.一種浮柵晶體管陣列，所述陣列中每行包括第一選擇晶體管、第二選擇晶體管以及多個以源、漏極依次銜接的浮柵晶體管，所述第一選擇晶體管的源極連接所述多個浮柵晶體管中首個浮柵晶體管的漏極、其漏極連接VDD，所述第二選擇晶體管的源極連接地、其漏極連接所述多個浮柵晶體管中末個浮柵晶體管的源極，其中，所述多個浮柵晶體管中每兩個所述浮柵晶體管共用一有源區。

2.如權利要求1所述的陣列，其特征在于，所述有源區由硅納米線制成。

3.如權利要求1所述的陣列，其特征在于，所述浮柵晶體管的浮柵從里到外分別包括第一氧化層、浮柵層、第二氧化層和控制柵層，其材料分別為硅氧化物、多晶硅、硅氧化物和多晶硅。

4.如權利要求1所述的陣列，其特征在于，所述第一、第二選擇晶體管分別位于所述多個浮柵晶體管的兩側。

5.一種浮柵晶體管陣列的制備方法，包括如下步驟：

a)、提供SOI襯底；

b)、在所述襯底上形成多條均勻分布的圓柱形硅納米線；

c)、在每條所述硅納米線上間隔一定距離分別形成兩個浮柵晶體管，該兩個所述浮柵晶體管分別以該硅納米線為有源區；

d)、在所述襯底端部分別形成兩選擇晶體管；

e)、在所述襯底上沉積一介質層以對各所述硅納米線進行電隔離，所述介質層高度低于所述硅納米線的高度；

f)、通過光刻工藝，在所述襯底的相應區域上沉積一層金屬覆蓋該區域內的所述硅納米線，以使各所述硅納米線以及選擇晶體管互連，形成所述浮柵晶體管陣列中的一行；

g)、在該行的基礎上依次形成其他各行，以形成所述浮柵晶體管陣列。

6.如權利要求5所述的方法，其特征在于，所述步驟c)具體包括：

c1)、對每條所述硅納米線的第一部、第二部與第三部分別進行N型摻雜，所述第一部位于所述硅納米線的底部，所述第三部位于所述硅納米線的頂部，所述第二部位于所述第一部與第三部之間，并分別與所述第一部與第三部間隔一間距；

c2)、通過進行沉積工藝與刻蝕工藝，在每條所述硅納米線上的第一部與第二部之間的部分、以及第二部與第三部之間的部分分別形成兩個浮柵晶體管。

7.如權利要求5所述的方法，其特征在于，所述步驟b)中，采用自頂向下的方法形成所述硅納米線。

8.如權利要求6所述的方法，其特征在于，所述步驟c1)中，通過向所述硅納米線的第一部、第二部與第三部分別注入P離子以實現所述N型摻雜，其中，P離子注入濃度是1e20/cm^-3，在離子注入后進行1000℃的退火工藝。

9.如權利要求6所述的方法，其特征在于，所述步驟c2)中，所述第一氧化層、浮柵層、第二氧化層與控制柵的材料分別為硅氧化物、多晶硅、硅氧化物和多晶硅，厚度分別為5nm、50nm、8nm和80nm。

10.如權利要求6所述的方法，其特征在于，所述步驟c2)中，采用低壓化學氣相沉積方法沉積所述第一氧化層、浮柵層、第二氧化層與控制柵。

11.如權利要求5所述的方法，其特征在于，所述步驟e)中，采用高密度等離子體化學氣相沉積方法沉積所述介質層。

12.一種閃存結構，基于如權利要求1至4中任一項所述的浮柵晶體管陣列制備形成。

13.如權利要求12所述的閃存結構，其特征在于，其為NAND型閃存。