[發(fā)明專利]航空發(fā)動(dòng)機(jī)數(shù)字電子控制器雙通道主備邏輯切換電路

在審

• 申請(qǐng)?zhí)枺?/td>: 201310625766.4
• 申請(qǐng)日: 2013-11-28
• 公開（公告）號(hào): CN104678817A
• 公開（公告）日: 2015-06-03
• 發(fā)明（設(shè)計(jì)）人: 蔣文亮;于真;陳珂;金招省;陳亞平;侯學(xué)彥
• 申請(qǐng)（專利權(quán)）人: 中國航空工業(yè)集團(tuán)公司航空動(dòng)力控制系統(tǒng)研究所
• 主分類號(hào): G05B19/042
• 分類號(hào): G05B19/042
• 代理公司: 中國航空專利中心 11008
• 代理人: 杜永保

技術(shù)領(lǐng)域

本發(fā)明屬于航空發(fā)動(dòng)機(jī)控制技術(shù)，涉及對(duì)航空發(fā)動(dòng)機(jī)數(shù)字電子控制器雙通道主備邏輯切換的實(shí)現(xiàn)改進(jìn)。

背景技術(shù)

在航空發(fā)動(dòng)機(jī)數(shù)控系統(tǒng)中，非單路重構(gòu)整體切換的雙通道控制器，需要根據(jù)本通道CPU運(yùn)行狀態(tài)、通道完好狀態(tài)、電源掉電狀態(tài)、外部手動(dòng)通道切換命令等輸入，進(jìn)行通道間的整體切換，切換過程必須快速、穩(wěn)定。雙通道控制器主備邏輯切換，直接影響到控制器對(duì)執(zhí)行機(jī)構(gòu)的輸出和對(duì)外部傳感器的輸入的平滑過渡。雙通道在導(dǎo)致通道切換的外部輸入信號(hào)同時(shí)撤銷后，長時(shí)間的競爭將誘發(fā)雙通道均不主控的狀態(tài)。導(dǎo)致系統(tǒng)無法正常動(dòng)作，將造成安全隱患。

發(fā)明內(nèi)容

本發(fā)明的目的是：提出一種在通道切換邏輯中引入邏輯信號(hào)的電平差分和邏輯差分，以及雙穩(wěn)態(tài)存儲(chǔ)單元的反饋輸入信號(hào)中由各自通道的晶振完成延時(shí)濾波，使得雙通道在導(dǎo)致通道切換的外部輸入信號(hào)同時(shí)撤銷后，快速退出競爭，穩(wěn)定地進(jìn)入唯一通道主控的狀態(tài)。

本發(fā)明的技術(shù)方案是：航空發(fā)動(dòng)機(jī)數(shù)字電子控制器雙通道主備邏輯切換電路，包括兩個(gè)相同的數(shù)控通道，其中，每個(gè)數(shù)控通道包括422電平差分接收驅(qū)動(dòng)電路1、FPGA電路2、422電平差分發(fā)送驅(qū)動(dòng)電路3、晶振4，本通道的422電平差分接收驅(qū)動(dòng)電路1接收對(duì)方通道的主控狀態(tài)信號(hào)，實(shí)現(xiàn)電平差分輸入處理，在FPGA電路2內(nèi)部經(jīng)過邏輯差分輸入處理后，在本通道晶振4的節(jié)拍下延時(shí)濾波，匯同其他外部邏輯切換信號(hào)共同作為本通道與非門的多邏輯輸入，經(jīng)過與非門的通道切換邏輯再輸出本通道的主控狀態(tài)信號(hào)，主控狀態(tài)信號(hào)經(jīng)過FPGA電路2的邏輯差分輸出處理，在外部經(jīng)過422電平差分發(fā)送驅(qū)動(dòng)電路3實(shí)現(xiàn)電平差分輸出處理，信號(hào)發(fā)送至對(duì)方通道的電平差分接收驅(qū)動(dòng)電路。

本發(fā)明的優(yōu)點(diǎn)是：通道切換的邏輯信號(hào)均由電平差分和邏輯差分實(shí)現(xiàn)，確保信號(hào)邏輯電平的穩(wěn)定可靠，避免FPGA電路故障時(shí)，出現(xiàn)主控鎖住的故障。通道切換的雙穩(wěn)態(tài)存儲(chǔ)單元的反饋輸入經(jīng)過不同晶振節(jié)拍的濾波延遲，確保通道切換過程快速、穩(wěn)定。

附圖說明

圖1是本發(fā)明的電路原理框圖。圖2是本發(fā)明的切換邏輯原理框圖。

具體實(shí)施方式

下面對(duì)本發(fā)明做進(jìn)一步詳細(xì)說明。參見圖1，航空發(fā)動(dòng)機(jī)數(shù)字電子控制器雙通道主備邏輯切換電路，包括兩個(gè)相同的數(shù)控通道，其中，每個(gè)數(shù)控通道包括422電平差分接收驅(qū)動(dòng)電路1、FPGA電路2、422電平差分發(fā)送驅(qū)動(dòng)電路3、晶振4，本通道的422電平差分接收驅(qū)動(dòng)電路1接收對(duì)方通道的主控狀態(tài)信號(hào)，實(shí)現(xiàn)電平差分輸入處理，在FPGA電路2內(nèi)部經(jīng)過邏輯差分輸入處理后，在本通道晶振4的節(jié)拍下延時(shí)濾波，匯同其他外部邏輯切換信號(hào)共同作為本通道與非門的多邏輯輸入，經(jīng)過與非門的通道切換邏輯再輸出本通道的主控狀態(tài)信號(hào)，主控狀態(tài)信號(hào)經(jīng)過FPGA電路2的邏輯差分輸出處理，在外部經(jīng)過422電平差分發(fā)送驅(qū)動(dòng)電路3實(shí)現(xiàn)電平差分輸出處理，信號(hào)發(fā)送至對(duì)方通道的電平差分接收驅(qū)動(dòng)電路。

所述的電平差分輸入處理為：本通道的422電平差分接收驅(qū)動(dòng)電路接收對(duì)方通道的四個(gè)主控狀態(tài)信號(hào)SB_H+、SB_H-和SB_L+、SB_L-，實(shí)施時(shí)，四個(gè)信號(hào)的有效邏輯組合可以為“1001”和“0110”，“0110”表示對(duì)方通道主控，“1001”表示對(duì)方通道不主控。電平差分對(duì)SB_H+和SB_H-經(jīng)422電平接收驅(qū)動(dòng)后輸出SB_H*，SB_H+與SB_H-之間的電平大于200mV，則SB_H*為邏輯1，SB_H+與SB_H-之間的電平小于-200mV，則SB_H*為邏輯0；SB_L+和SB_L-經(jīng)422電平接收驅(qū)動(dòng)后輸出SB_L*，SB_L+與SB_L-之間的電平大于200mV，則SB_L*為邏輯1，SB_L+與SB_L-之間的電平小于-200mV，則SB_L*為邏輯0。

所述的FPGA電路2內(nèi)部邏輯差分輸入處理為：邏輯差分對(duì)SB_H*和SB_L*經(jīng)過FPGA內(nèi)部差分邏輯處理獲得對(duì)方通道的主控狀態(tài)信號(hào)SB*。SB_H*為邏輯1，SB_L*為邏輯0，則SB*為邏輯1；SB_H*為邏輯0，SB_L*為邏輯1，則SB*為邏輯0。

所述的本通道晶振4的節(jié)拍下延時(shí)濾波為：輸入本通道晶振的時(shí)鐘信號(hào)，設(shè)置若干個(gè)比特的濾波寄存器，在時(shí)鐘信號(hào)的節(jié)拍下，將待延時(shí)濾波的輸入信號(hào)SB*移位進(jìn)入濾波寄存器，當(dāng)濾波寄存器中的全部比特均為邏輯1時(shí)，濾波寄存器輸出邏輯1，當(dāng)濾波寄存器中的全部比特均為邏輯0時(shí)，濾波寄存器輸出邏輯0，否則濾波寄存器保持前一拍的輸出。

所述的其他外部邏輯切換信號(hào)包括：復(fù)位信號(hào)、手動(dòng)切換信號(hào)、CPU允許輸出切換信號(hào)、電源狀態(tài)掉電切換信號(hào)。