[發(fā)明專利]一種串聯(lián)門控發(fā)射極耦合邏輯電路

在審

• 申請?zhí)枺?/td>: 201310612734.0
• 申請日: 2013-11-27
• 公開（公告）號: CN103647547A
• 公開（公告）日: 2014-03-19
• 發(fā)明（設(shè)計(jì)）人: 不公告發(fā)明人
• 申請（專利權(quán)）人: 蘇州貝克微電子有限公司
• 主分類號: H03K19/08
• 分類號: H03K19/08
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域：

本發(fā)明涉及到發(fā)射極耦合邏輯電路，特別是一種改進(jìn)的串聯(lián)門控發(fā)射極耦合邏輯電路，該電路允許在正負(fù)電源電壓之間連接更多的控制閉合電路。

背景技術(shù)：

發(fā)射極耦合邏輯電路一般操作在兩個(gè)平行電流路徑之間的電流切換。在每一個(gè)并行的路徑中連接一個(gè)開關(guān)晶體管，并且這些開關(guān)晶體管的發(fā)射極連接在一起。圖1所示為一個(gè)基本的電流模式邏輯（CML）開關(guān)10。開關(guān)連接在正電源電壓V_CC和負(fù)電源電壓V_EE之間。電流源CS提供恒定的電流I_S。在正常結(jié)構(gòu)中，V_BB是一個(gè)參考電壓并被加到晶體管Q2的基極，而輸入電壓V_IN則加到晶體管Q1的基極。V_BB被設(shè)置在輸入電壓V_IN的高低狀態(tài)之間的中間點(diǎn)。因此，當(dāng)V_IN為高電平時(shí)，晶體管Q1導(dǎo)通，負(fù)載電阻R1上的電壓降引起的輸出V_C1降低。相反的，當(dāng)V_IN為低電平時(shí)，晶體管Q2導(dǎo)通，輸出電壓V_C1升高。

輸出電壓V_C2與V_C1相反。即當(dāng)V_IN為高電平時(shí)，輸出V_C2升高，當(dāng)V_IN為低電平時(shí)，輸出V_C2降低。

最小電壓在V_IN的高低狀態(tài)之間變化，并且在完全切換晶體管Q1和Q2之間的電流時(shí)是必不可少的，該電流約為250毫伏，大約是V_BB的中間值。另外，晶體管Q1和Q2可以以較小的電壓擺幅（例如，150毫伏）實(shí)現(xiàn)差分驅(qū)動。通常情況下，輸入信號的擺幅比較大（單端輸入約600～750mV而差分輸入約300-350毫伏），用于提供噪聲抑制能力，并在電流模式邏輯開關(guān)連接到一個(gè)給定的邏輯網(wǎng)絡(luò)時(shí)，允許輸出電壓水平發(fā)生變化。在圖1中，V_C1的范圍從V_CC（通常接地）到晶體管Q1被關(guān)閉，約-0.35V（即I_S×R1=0.35V），I_S為Q1導(dǎo)通時(shí)的電流。

圖2所示為常規(guī)的緩沖發(fā)射極耦合邏輯（ECL）的電路20。為了避免晶體管的飽和，調(diào)節(jié)大的電壓波動，以及增加互連的驅(qū)動能力，添加了射極跟隨器Q3、Q4。射極跟隨器Q3和Q4的集電極連接到一個(gè)單獨(dú)的正電源電壓V_CCA，以確保開關(guān)過程中負(fù)載電流的任何變化都不會導(dǎo)致V_CC減小，但限制V_CCA焊線和封裝引線的自感。封裝外部，V_CC和V_CCA引線通常連接到一個(gè)共同的V_CC分布。因此，射極跟隨器Q3和Q4的發(fā)射極的電壓大約比輸出電壓V_C1和V_C2低一個(gè)二極管壓降（φ）。由于R1=R2，I_S×R1=I_S×R2，所以發(fā)射極電壓約等于750mV。假設(shè)，毫伏，輸出電壓V′_C1和V′_C2將在高狀態(tài)-φ和低狀態(tài)之間變化。

圖1和圖2所示為一個(gè)單一級別的控制閉合電路，由晶體管對Q1和Q2的導(dǎo)通狀態(tài)來控制?？梢杂靡幌盗械目刂崎]合電路來實(shí)現(xiàn)與和與非邏輯功能。圖3所示為一個(gè)與/與非邏輯門30，它包括一個(gè)由晶體管Q5和Q6構(gòu)成的額外的晶體管對。只有輸入A和B都為高電平時(shí)，負(fù)載電阻R1沒有電流流過，而負(fù)載電阻R2有電流流過。如果僅輸入A為低電平，例如，電流流過晶體管Q2和Q5；如果僅輸入B為低電平，電流將流過晶體管Q6。因此，輸出V_C1和V_C2都等于AB。

如圖3所示，假設(shè)V_CC接地，輸入A將會在-φ（高）和-2φ（低）之間變化，參考電壓V_BB將定在約-1.5φ。因此，在最差的情況下，晶體管Q1和Q2耦合的發(fā)射極大約為-2.5φ。輸入端B必須隨著φ降低，從而使得變化在-2φ與-3φ之間，參考電壓V′_BB的被設(shè)定為約-2.5φ。