[發明專利]一種基于DSP和FPGA的捷聯羅經導航計算機

有效

• 申請號: 201310610822.7
• 申請日: 2013-11-26
• 公開（公告）號: CN103591961A
• 公開（公告）日: 2014-02-19
• 發明（設計）人: 晁代宏;宋來亮;王玨;周小紅;李治民;張春熹
• 申請（專利權）人: 北京航空航天大學
• 主分類號: G01C21/16
• 分類號: G01C21/16
• 代理公司: 北京慧泉知識產權代理有限公司 11232
• 代理人: 王順榮;唐愛華

1.一種基于DSP和FPGA的捷聯羅經導航計算機，其特征在于：它由數據輸入模塊、數據釆集模塊、導航解算模塊和數據輸出模塊組成；數據輸入模塊和數據采集模塊相連，數據采集模塊分別與導航解算模塊和數據輸出模塊相連；首先，經數據輸入模塊輸出的CMOS電平形式的IMU脈沖信號被數據采集模塊的FPGA釆集，每完成一次采集便觸發導航解算模塊中DSP外部中斷，DSP通過響應該中斷來讀取數據采集模塊中FPGA采集的IMU數據和IMU采樣次數，進而完成導航解算，解算后的位置、速度及姿態結果同樣通過中斷方式返回FPGA，進而通過串口輸出；

所述的數據輸入模塊包括一個電平轉換芯片和三個RS422接口芯片，電平轉換芯片采用一片SN74CBTD3384，IMU脈沖信號經過電平轉換芯片轉換后輸出CMOS電平形式的IMU脈沖信號；

所述的數據采集模塊主要在FPGA中進行設計，計數所得數據由DSP進行定時采集，系統板中同時設計了JTAG和AS兩種開發模式，程序調試時采用JTAG模式，調通后通過AS模式將程序固化在FPGA的配置芯片中；導航計算機的傳感器有IMU即光纖陀螺和加速度計和溫度傳感器，根據各個傳感器的接口特性，利用FPGA設計了脈沖計數器，串行通訊接口，以實現對各個傳感器的數據采集任務，芯片內部采用循環計數器對光纖陀螺和加速度計的信號進行計數并定時寄存計數結果，為防止計數和寄存之間的時序沖突，通過高速同步信號對芯片內部的全部電路進行同步設計，計數結果定時通過總線被DSP采集；FPGA是DSP協處理器，負責數據采集和接口電路設計，實現各功能模塊與DSP的通訊；在FPGA中開辟兩個512Bytes的緩存區，標記為RAM0和RAM1，DSP從RAM0接收數據時，接口電路向RAM1寫入數據，反之，當DSP從RAM1接收數據時，接口電路向RAM0寫入數據；FPGA與DSP接口的信號有總線接口信號也有中斷請求信號即羅經系統周期定時信號，將該信號直接接到DSP外部中斷輸入端INTO；

所述的導航解算模塊主要完成系統的數據計算,它包括DSP和Flash，DSP通過外部存儲器接口EMIF定時讀取數據采集模塊中存儲的IMU數據和IMU釆樣次數，讀取到IMU數據時進行捷聯解算，然后將IMU數據、IMU釆樣次數和導航解算結果通過EMIF送到數據采集模塊，再由數據采集模塊送到數據輸出模塊；Flash存儲器用于存儲程序和數據，Flash與DSP連接，系統上電后DSP的引導裝載軟件將Flash中的程序加載到DSP的內部RAM中運行，程序在RAM中運行，從而保證了DSP的高速運行；DSP有兩種裝入方式供用戶選擇:存儲器裝入方式和串行口裝入方式；其中存儲器方式又根據地址的不同分為三種:BOOT1,BOOT2，BOOT3；DSP通過查詢四個中斷引腳來確定裝入方式，引腳為低電平有效，查詢的順序為/INT3,/INTO，/INT1,/INT2；即上電后DSP先檢查/INT3引腳，判斷該引腳電平是否為低，要是為低電平，則從串行口開始裝載引導程序，否則接著查詢/INTO引腳，判斷該引腳電平是否為低，若為有效的低電平，則DSP開始從BOOT1引導程序裝載；否則DSP接著依次查詢中斷引腳/INT1和/INT2的狀態，決定裝載的地址是BOOT2還是BOOT3；

所述的數據輸出模塊包括第一串口、第二串口；數據釆集模塊中的IMU數據和IMU釆樣次數經第一串口發送到上位機，導航解算結果經第二串口發送到上位機。