[發明專利]半導體器件及其制造方法

有效

• 申請號: 201310593999.0
• 申請日: 2013-11-21
• 公開（公告）號: CN103915497B
• 公開（公告）日: 2018-05-22
• 發明（設計）人: 李鐘錫;洪坰國;千大煥;鄭永均
• 申請（專利權）人: 現代自動車株式會社
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/10;H01L21/336
• 代理公司: 北京尚誠知識產權代理有限公司 11322
• 代理人: 龍淳;彭益群

本發明涉及一種包括碳化硅(SiC)的半導體器件及其制造方法。本發明利用溝槽柵極來增加碳化硅MOSFET中的溝道的寬度。與傳統技術相比，根據本發明的示例實施例，可以通過在溝槽的兩側上形成多個延伸到p型外延層的突起來增加溝道的寬度。

相關申請的交叉參考

本申請要求于2012年12月28日在韓國知識產權局提交的韓國專利申請No.10-2012-0157508的優先權的利益，該申請的全部內容包括在此以供參考。

技術領域

本發明涉及一種包括碳化硅(SiC)的半導體器件及其制造方法。

背景技術

近來隨著大尺寸和大容量應用設備的趨勢，具有高擊穿電壓、高電流容量和高速切換特征的功率半導體器件已經成為必需。

相應地，正在進行許多關于利用碳化硅(SiC)的MOSFET（金屬氧化物半導體場效應晶體管）的研究與開發，代替了利用硅的傳統MOSFET。具體地，有大量的垂直溝槽MOSFET的開發。

在垂直溝槽MOSFET中，在溝槽的兩側上的p型外延層中都形成有溝道。溝道的寬度與該p型外延層的厚度成比例。

能夠延長溝道寬度以增加傳導電流的量；但是，因為溝道的寬度與p型外延層的厚度成比例，所以不得不把該p型外延層制造得更厚，致使該半導體器件的面積的增加。

在該背景技術部分披露的以上信息僅用于加強對于本發明構思背景的理解，因此也可能包含不構成現有技術的信息。

發明內容

已經做出了本發明構思以努力利用溝槽柵極來增加碳化硅MOSFET中的溝道的寬度。

本發明的一方面涉及半導體器件，該半導體器件包括：n+型碳化硅基板；依次設置在n+碳化硅基板的第一表面上的n-型外延層、p型外延層、和n+區；溝槽，其穿該n+區和p型外延層，設置在n-型外延層上，且包括設置于該溝槽兩側上的多個突起；設置在溝槽內的柵極絕緣膜；設置在柵極絕緣膜上的柵電極；設置在柵電極上的氧化膜；設置在p型外延層、n+區、和氧化膜上的源電極；及置于n+型碳化硅基板的第二表面上的漏電極，其中多個突起延伸到p型外延層。

置于溝槽一側上的突起可以彼此間隔開。

多個突起可以設置在溝槽的兩側與p型外延層之間的接觸區域。

本發明的一方面包含半導體器件的制造方法，該方法包括：在n+型碳化硅基板的第一表面上依次形成n-型外延層、p型外延層、和n+區；通過穿透n+區和p型外延層并通過蝕刻n-型外延層的一部分來形成溝槽；及通過蝕刻溝槽的兩側，形成多個突起，其中多個突起延伸到p型外延層。

根據本發明的示例實施例的半導體器件的制造方法可以進一步包括：在形成多個突起之后，在溝槽內形成柵極絕緣膜；在柵極絕緣膜上形成柵電極；在柵極絕緣膜和柵電極上形成氧化膜；及在p型外延層、n+區、和氧化膜上形成源電極，和在n+型碳化硅基板的第二表面上形成漏電極。

與傳統技術相比，根據本發明的示例實施例，可以通過形成多個延伸到溝槽的兩側上的p型外延層的突起來增加溝道的寬度。

隨著溝道寬度的增加，可以減小溝道電阻，且可以增加傳導電流的量。

此外，為了獲得同樣的電流量，可以減少半導體器件的面積，從而使生產成本降低。

附圖的簡要說明

本發明的上述和其他特點將從本發明的如附圖中所例示的實施例的更具體描述而變得明顯，在附圖中，貫穿不同視圖中相同的參考字符以指相同或相似部分。附圖不必按比例，而是將重點放在說明本發明的實施例的原理上。

圖1是根據本發明的示例實施例的半導體器件的截面剖視圖。