[發明專利]半導體裝置

有效

• 申請號: 201310592417.7
• 申請日: 2013-11-22
• 公開（公告）號: CN103839925B
• 公開（公告）日: 2018-01-02
• 發明（設計）人: 小山威;廣賴嘉胤
• 申請（專利權）人: 精工半導體有限公司
• 主分類號: H01L23/60
• 分類號: H01L23/60
• 代理公司: 中國專利代理(香港)有限公司72001
• 代理人: 何欣亭,王忠忠

技術領域

本發明涉及在焊盤(pad)下具有NMOS晶體管的半導體裝置。

背景技術

也被稱為IC或半導體芯片的半導體裝置，為了與其他元件或者其他半導體裝置電連接，具有作為外部連接用電極的焊盤。在該焊盤附近，通常設有保護半導體裝置的內部電路免受ESD(靜電放電)影響的ESD保護電路。在ESD保護電路中，多使用多觸點類型的NMOS晶體管。在該NMOS晶體管中，柵極電極、源極與給予襯底電位的端子與接地端子連接，漏極與焊盤連接。

在此，在使用多觸點類型NMOS晶體管的ESD保護電路中，通過嘗試種種設計，使各溝道均等地動作，半導體裝置的ESD耐受量變高。以下示出設計的具體示例。例如在專利文獻1的技術中，適當地控制ESD保護電路的NMOS晶體管的自對準多晶硅化物(SALICIDE)金屬膜與柵極電極的距離。在專利文獻2的技術中，適當地控制源極的接觸件的數量。在專利文獻3的技術中，適當地控制溝道長的長度。哪一項技術都是細致地規定NMOS晶體管的布局的技術。

專利文獻1：日本特開2011-210904號公報；

專利文獻2：日本特開2010-219504號公報；

專利文獻3：日本特開2007-116049號公報。

發明內容

但是由于ESD的浪涌電流極大且為瞬間性的，故基于該浪涌電流來規定NMOS晶體管的布局是非常困難的。相反，將ESD耐受量對NMOS晶體管的布局的相關性定量化也事實上是幾乎不可能的。

本發明鑒于上述問題而完成，提供如下半導體裝置，其能夠在不規定NMOS晶體管的用于多觸點類型的ESD保護的布局尺寸的情況下，提高ESD耐受量。

為了解決上述問題，本發明提供一種在焊盤下具有NMOS晶體管的半導體裝置，其特征在于具備：所述NMOS晶體管，交替地具有源極以及漏極的擴散區域，在所述源極與所述漏極之間的溝道上具有柵極電極，所述溝道的數量為偶數；下層金屬膜，用于與所述漏極的電連接；中間層金屬膜，為矩形環形狀，在所述焊盤下具有開口部；第一通路(via)，將所述下層金屬膜與所述中間層金屬膜電連接，用于與所述漏極的電連接；上層金屬膜，在與所述開口部大體一致的焊盤開口部使所述焊盤露出；以及保護膜，具有所述焊盤開口部，所述第一通路僅僅設于所述漏極正上方的所述中間層金屬膜的一邊。

第一通路是用于從焊盤到ESD保護電路的NMOS晶體管的漏極的電連接的部分。該第一通路設于漏極的正上方，大體存在于焊盤的正下方，因而施加于焊盤的ESD的浪涌電流變得容易均等地去向全部漏極。因此，ESD保護電路的NMOS晶體管的各溝道變得容易均等地動作，能夠提高半導體裝置的ESD耐受量。

附圖說明

圖1是示出半導體裝置的焊盤構造的俯視圖；

圖2是示出半導體裝置的焊盤構造的俯視圖；

圖3是示出半導體裝置的焊盤構造的俯視圖；

圖4是示出半導體裝置的焊盤構造的俯視圖；

圖5是示出半導體裝置的焊盤下的ESD保護電路的電路圖；

圖6是示出半導體裝置的其他焊盤構造的俯視圖；

圖7是示出半導體裝置的其他焊盤構造的俯視圖；

圖8是示出半導體裝置的其他焊盤構造的俯視圖；

圖9是示出半導體裝置的其他焊盤構造的俯視圖；

圖10是示出半導體裝置的其他焊盤構造的俯視圖；

圖11是示出半導體裝置的其他焊盤構造的俯視圖。

具體實施方式

以下，參照附圖說明本發明的實施方式。

首先，關于半導體裝置的焊盤構造，參照圖1至圖4的示出半導體裝置的焊盤構造的俯視圖進行說明。圖1示出擴散區域、柵極電極、接觸件和焊盤開口部。圖2示出擴散區域、下層金屬膜和焊盤開口部。圖3示出下層金屬膜、第一通路、中間層金屬膜和焊盤開口部。而且，圖4示出第二通路、上層金屬膜和焊盤開口部。