[發明專利]調整DDR線序的方法以及系統

無效

• 申請號: 201310567387.4
• 申請日: 2013-11-13
• 公開（公告）號: CN104636229A
• 公開（公告）日: 2015-05-20
• 發明（設計）人: 瞿力文;陳玉柱
• 申請（專利權）人: 華為技術有限公司
• 主分類號: G06F11/26
• 分類號: G06F11/26
• 代理公司: 北京林達劉知識產權代理事務所(普通合伙) 11277
• 代理人: 劉新宇

技術領域

本發明涉及計算機技術領域，尤其涉及一種調整DDR線序的方法以及系統。

背景技術

目前第三代的雙倍數據率同步動態隨機存取存儲器（Double?Data?Rate?Synchronous?Dynamic?Random?Access?Memory，DDR3）已大量應用于各種消費類設備中，為了適應消費者各式各樣的需求，同一個片上系統（System?on?Chip，SoC）有可能會需要同時適配8bit-DDR3和16bit-DDR3。其中，一顆8bit-DDR3具有一個訪問字節，一顆16bit-DDR3擁有兩個訪問字節，根據電子器件工程聯合委員會（Joint?Electron?Device?Engineering?Council，JEDEC）標準，DDR3的同一個訪問字節內部可以互相交換線序，但是同一個DDR中不同訪問字節之間的線序不能互換，例如：DQ0～DQ7對應同一個訪問字節，DQ8～DQ15對應同一訪問字節，這種情況下，DQ0與DQ5可以互換，DQ9可以與DQ15互換，DQ0與DQ15不能互換。

當某個SoC需要適配單顆16bit-DDR3時，可以很容易實現印刷電路板（Printed?Circuit?Board，PCB）的走線最順。但是當該SoC需要適配兩顆8bit-DDR3布線時，也就是說需要用兩顆8bit-DDR3去代替一顆16bit-DDR3時，由于8bit-DDR3顆粒和16bit-DDR3顆粒的管腳排布不同，而且SoC與DDR3連接的管腳信號已經固定，因此需要通過封裝繞線或PCB板級交叉走線才能實現。由于兩層PCB板之間的走線是無法交叉的，現有技術無法實現兩層PCB板設計時，SoC能夠同時適配16bit-DDR3和8bit-DDR3，只能通過增加PCB的板層這種增加成本的方式實現。然而，通過封裝繞線或PCB板級交叉走線實現的SoC同時適配兩種位寬DDR的設計，會導致信號質量差等問題。

發明內容

為了解決上述技術問題，根據本發明的一實施例，提供了一種調整雙倍數據率同步動態隨機存取存儲器DDR線序的方法，包括：獲取與片上系統SoC連接的所述DDR的線序，所述DDR的線序為所述DDR連接至印刷電路板PCB上的引腳對應的信號順序；根據所述DDR的線序，調整所述SoC的引腳對應的信號順序，以使得所述SoC的引腳與所述DDR的引腳通過所述PCB直連。

對于上述調整DDR線序的方法，在一種可能的實現方式中，在所述DDR通過數據引腳與所述SoC連接的情況下，所述DDR的線序包括DDR物理層輔助校準模塊PACK的數據引腳對應的數據信號順序和DDR物理層的數據引腳對應的采樣信號順序，所述獲取與片上系統SoC連接的所述DDR的線序，包括：所述PACK根據接收到的所述SoC的處理器發送的數據引腳選擇命令，在所述SoC的寄存器存儲的第一對應關系中，查找所述PACK的數據引腳對應的數據信號順序，所述第一對應關系為所述SoC的處理器在所述寄存器中預先配置的數據引腳選擇命令和數據信號順序的對應關系；所述DDR物理層根據接收到的所述SoC的處理器發送的數據引腳選擇命令，在所述SoC的寄存器存儲的所述第一對應關系和第二對應關系中，查找所述DDR物理層的數據引腳對應的采樣信號順序，所述第二對應關系為所述SoC的處理器在所述寄存器中預先配置的數據信號和采樣信號的對應關系。

對于上述調整DDR線序的方法，在一種可能的實現方式中，所述根據所述DDR的線序，調整所述SoC的引腳對應的信號順序，包括：所述PACK按照查找到的數據信號順序，將所述PACK的數據引腳連接至所述DDR物理層的數據引腳；所述DDR物理層將所述DDR物理層的數據引腳，按照查找到的采樣信號順序選通；其中，所述DDR物理層的數據引腳直連至所述SoC的封裝接口的數據引腳，所述封裝接口的數據引腳在所述PCB上與所述DDR的數據引腳直連。

對于上述調整DDR線序的方法，在一種可能的實現方式中，在所述DDR通過地址引腳與所述SoC連接的情況下，所述DDR的線序包括DDR物理層輔助校準模塊PACK的地址引腳對應的地址信號順序，所述獲取與片上系統SoC連接的所述DDR的線序，包括：所述PACK根據接收到的所述SoC的處理器發送的地址引腳選擇命令，在所述SoC的寄存器存儲的第三對應關系中，查找所述PACK的地址引腳對應的地址信號順序，所述第三對應關系為所述SoC的處理器在所述寄存器中預先配置的地址引腳選擇命令和地址信號順序的對應關系。