[發明專利]存儲器陣列結構與其操作方法與制造方法在審

申請號：	201310567342.7	申請日：	2013-11-13
公開（公告）號：	CN104637520A	公開（公告）日：	2015-05-20
發明（設計）人：	陳士弘	申請（專利權）人：	旺宏電子股份有限公司
主分類號：	G11C7/18	分類號：	G11C7/18;H01L23/522;H01L23/528;H01L21/768
代理公司：	中科專利商標代理有限責任公司 11021	代理人：	任巖
地址：	中國臺灣新竹***	國省代碼：	中國臺灣;71
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摘要：
搜索關鍵詞：	存儲器陣列結構與其操作方法制造方法
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【說明書】：

技術領域

本發明是有關于一種存儲器陣列結構與其操作方法，且特別是有關于一種具有環形電路圖案的存儲器陣列結構與其操作方法。

背景技術

隨著存儲器制造技術的進步，對于存儲裝置的需求也趨向較小的尺寸、較大的存儲容量。因應這種需求，是需要制造高元件密度的存儲裝置。然而，在高元件密度的存儲裝置中，縮減的電路圖案寬度會造成電阻的增加，縮減的空間會造成電容的增加，因而產生RC延遲(RC?delay)的現象。RC延遲不僅會降低數據傳輸的速率，同時也降低存儲裝置的可靠度(reliability)。

此外，一般存儲裝置中使用的雙圖案光刻(double?patterning)工藝，需要進行包含裁切圖案(cut?pattern)等三個曝光顯影/刻蝕步驟，復雜的工藝也會造成昂貴的制造成本。

發明內容

本發明是有關于一種具有環形電路圖案的存儲器陣列結構，其制造方法中不需要進行裁切圖案的步驟，更不需要增加額外的工藝步驟，并且能夠有效地降低RC延遲。

根據本發明，提出一種存儲器陣列結構，包括一環形電路圖案、一陣列區以及一接觸區。環形電路圖案包括多條字線，其中每條字線為環形。陣列區包括一第一陣列、一第二陣列及多條位線。第一陣列包括一部分字線、一第一接地選擇線與一第一串行選擇線，第一接地選擇線與第一串行選擇線位于字線的兩側。第二陣列包括另一部分字線、一第二接地選擇線與一第二串行選擇線，第二接地選擇線與第二串行選擇線位于字線的兩側。位線位于第一陣列與第二陣列并跨越第一陣列與第二陣列。接觸區具有多個接觸點，字線透過些接觸點與一外部電路電性連接。

根據本發明，提出一種存儲器陣列結構的操作方法。存儲器陣列結構包括一環形電路圖案、一陣列區以及一接觸區。環形電路圖案包括多條字線，其中每條字線為環形。陣列區包括一第一陣列、一第二陣列及多條位線。第一陣列包括一部分字線、一第一接地選擇線與一第一串行選擇線，第一接地選擇線與第一串行選擇線位于些字線的兩側。第二陣列包括另一部分字線、一第二接地選擇線與一第二串行選擇線，第二接地選擇線與第二串行選擇線位于些字線的兩側。位線位于第一陣列與第二陣列并跨越第一陣列與第二陣列。接觸區具有多個接觸點，字線透過些接觸點與一外部電路電性連接。操作方法包括以下步驟。施加一供應電壓至第一串行選擇線與該第二串行選擇線。選擇第一陣列與第二陣列其中之一為一選定陣列，其中之另一為一非選定陣列。將非選定陣列中的串行選擇線的電壓變為0，使得非選定陣列的導電通道為浮動。將一選定的位線的電壓變為0，其他未選定的位線維持浮動。選定陣列中的字線具有一操作電壓，非選定陣列的字線具有一導通電壓，以防止非選定陣列的字線進行操作。

根據本發明，提出一種存儲器陣列結構的制造方法，包括以下步驟。提供一圖案化掩模層于一電極層上。沉積一間隔層于圖案化掩模層與電極層上。圖案化間隔層，以形成至少一間隔物于圖案化掩模層的側壁。移除圖案化掩模層。形成一圖案化光刻膠層于電極層上。通過間隔物與圖案化光刻膠層刻蝕電極層，以形成一環形電路圖案以及一第一接地選擇線、一第一串行選擇線、一第二接地選擇線與一第二串行選擇線。環形電路圖案包括多條字線，字線不經過一裁切工藝，使得每條字線皆為一連續的封閉圖形。

為了對本發明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細說明如下：

附圖說明

圖1繪示本發明一實施例的存儲器陣列結構的部分示意圖。

圖2A至圖7C繪示本發明的存儲器陣列結構的環形電路圖案的一制造實施例。

圖8繪示本發明另一實施例的存儲器陣列結構的部分示意圖。

圖9繪示本發明實施例的存儲器陣列結構另一角度的部分示意圖。

圖10繪示本發明另一實施例的存儲器陣列結構的部分示意圖。

圖11及圖12繪示本發明其他實施例的存儲器陣列結構的部分示意圖。

圖13繪示本發明另一實施例的存儲器陣列結構的部分示意圖。

【符號說明】

1：環形電路圖案

10、11、12、13、14、15、16、17、18：陣列區