[發明專利]CMOS感光器件接觸孔刻蝕方法及CMOS感光器件制造方法

無效

• 申請號: 201310566396.1
• 申請日: 2013-11-13
• 公開（公告）號: CN103560137A
• 公開（公告）日: 2014-02-05
• 發明（設計）人: 李程;吳敏;楊渝書;秦偉;黃海輝;高慧慧
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/146
• 分類號: H01L27/146
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體制造領域，更具體地說，本發明涉及一種CMOS感光器件接觸孔刻蝕方法。

背景技術

圖1示意性地示出了根據現有技術的標準邏輯器件接觸孔刻蝕工藝的步驟。如圖1所示，標準邏輯器件接觸孔刻蝕工藝一般分五個步驟：

S10.層間介質層主刻蝕：用于刻蝕ILD（Interlayerdielectric，層間介質）層，氧化硅/氮化硅刻蝕速率快，選擇比低，用于平衡不同圖案尺寸之間的負載效應。

S20.層間介質層過刻蝕：用于刻蝕ILD層，氧化硅刻蝕速率一般，氮化硅刻蝕速率極慢，用于克服刻蝕速率的空間分布負載效應和圖案密度負載效應造成的刻蝕不均勻性。

S30.去膠：用于光刻膠灰化去除。

S40.刻蝕阻擋層刻蝕：用于打開層間介質層刻蝕階段的刻蝕阻擋層，主要成分為氮化硅，使接觸孔到達底部的鎳硅化物層。通常需要氮化硅刻蝕速率快，氧化硅刻蝕速率極慢的工藝條件。

S50.刻蝕后處理（該步驟為可選步驟）：用于聚合物清除或者刻蝕損傷修復。

其中第4步為關鍵步驟，通常在標準邏輯器件接觸孔刻蝕工藝中會采用對氮化硅刻蝕速率較快而對氧化硅刻蝕速率較慢，亦即氮化硅對氧化硅選擇比較高的工藝條件。這是由于在該步驟期間，層間介質層頂部缺少光刻膠保護，會對層間介質層造成一定的損傷。由此，選擇對氧化硅刻蝕速率較慢的工藝條件，可以盡可能減少層間介質層厚度的損失，進而減少由于其厚度變薄帶來的層間電容損失；另外，該步驟會對接觸孔底部的鎳硅化物層造成一定的損失，而有一定幾率使得“鎢-鎳硅化物-硅接觸”結構中的鎳硅化物消耗一空，從而使得接觸電阻發生異常。因此精確控制該步驟的工藝窗口，使之能夠滿足刻蝕阻擋層的需要的同時，也過猶不及，不能對于鎳硅化物層損耗過多。

例如，題為“CMOS圖像傳感器及其制造方法”的中國專利CN101211952A（參考文獻1）、題為“背照式CMOS影像傳感器的制造方法”的中國專利CN103066096A（參考文獻2）、以及題為“一種刻蝕方法及接觸孔制作方法”的中國專利申請CN200810205394.9（參考文獻3）均提出了與CMOS圖像傳感器件以及接觸孔的制備工藝相關的技術。

發明內容

本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種能夠使得接觸孔關鍵尺寸、形貌以及電性參數均符合設計要求的CMOS感光器件接觸孔刻蝕方法。

為了實現上述技術目的，根據本發明的第一方面，提供了一種CMOS感光器件接觸孔刻蝕方法，其包括：

步驟一：對包含氧化硅和氮化硅的層間介質層執行主刻蝕，以刻蝕層間介質層；

步驟二：執行層間介質層過刻蝕，以進一步刻蝕層間介質層，其中，氧化硅和氮化硅的刻蝕速率分別小于步驟一中的氧化硅和氮化硅的刻蝕速率，并且其中氧化硅刻蝕速率大于氧化硅刻蝕速率；

步驟三：執行去膠；

步驟四：執行刻蝕阻擋層刻蝕，用于打開層間介質層刻蝕階段的刻蝕阻擋層，使接觸孔到達底部的鎳硅化物層；

步驟五：執行聚合物去除，用以清除刻蝕阻擋層刻蝕過程中等離子體與氮化硅形成的富碳氟的聚合物；

步驟六：執行氧化硅去除步驟，用于刻蝕像素區域硅柵和有源區域上方的氧化硅層。

優選地，步驟七：執行刻蝕后處理，用于聚合物清除或者刻蝕損傷修復。

優選地，在步驟四中，氮化硅刻蝕速率大于氧化硅刻蝕速率。

優選地，在步驟四中，氮化硅刻蝕速率至少是氧化硅刻蝕速率的2倍。

優選地，在步驟四中，氮化硅刻蝕速率至少是氧化硅刻蝕速率的5倍。

根據本發明的第二方面，提供了一種CMOS感光器件制造方法，其采用了根據本發明的第一方面所述的CMOS感光器件接觸孔刻蝕方法。

由此，本發明對傳統的邏輯電路接觸孔刻蝕方法進行了優化，以適應CMOS感光器件不同區域和不同層堆結構；在傳統的邏輯電路接觸孔刻蝕方法中，額外加入了針對于像素區域特殊層堆結構的深埋氧化硅薄膜刻蝕步驟，同時對現有的氮化硅薄膜刻蝕進行了優化。

附圖說明

結合附圖，并通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解并且更容易地理解其伴隨的優點和特征，其中：

圖1示意性地示出了根據現有技術的標準邏輯器件接觸孔刻蝕工藝步驟的流程圖。

圖2示意性地示出了根據本發明實施例的CMOS感光器件接觸孔刻蝕方法的流程圖。