[發(fā)明專利]SRAM存儲單元陣列、SRAM存儲器及其控制方法

在審

• 申請?zhí)枺?/td>: 201310552338.3
• 申請日: 2013-11-07
• 公開（公告）號: CN104637528A
• 公開（公告）日: 2015-05-20
• 發(fā)明（設(shè)計）人: 陳金明
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 董巍;付偉佳

1.一種SRAM存儲單元陣列，其特征在于，所述SRAM存儲單元陣列包括：

多個沿行方向排列的字線對，所述字線對包括寫字線和讀字線；

沿列方向排列的位線對，所述位線對包括第一位線和第二位線；

位于所述字線對和所述位線對之間的多個存儲單元，每個所述存儲單元分別連接至對應(yīng)的所述字線對和所述位線對，所述存儲單元包括讀出端；以及

讀單元，所述讀單元包括一個讀晶體管和一條讀位線，所述讀位線通過所述讀晶體管連接至多個所述存儲單元的所述讀出端。

2.如權(quán)利要求1所述的SRAM存儲單元陣列，其特征在于，所述SRAM存儲單元陣列還包括互連線，所述存儲單元的讀出端連接至所述互連線，以通過所述互連線連接至所述讀晶體管。

3.如權(quán)利要求1所述的SRAM存儲單元陣列，其特征在于，所述讀晶體管的柵極連接至所述存儲單元的所述讀出端；所述讀晶體管的漏極連接至所述讀位線；所述讀晶體管的源極接地。

4.如權(quán)利要求1所述的SRAM存儲單元陣列，其特征在于，所述讀晶體管為NMOS晶體管。

5.如權(quán)利要求1所述的SRAM存儲單元陣列，其特征在于，所述存儲單元包括：

第一反相器和第二反相器，所述第一反相器和所述第二反相器連接在第一節(jié)點與第二節(jié)點之間，其中所述第一反相器的輸入端與所述第二反相器的輸出端連接至所述第一節(jié)點，所述第一反相器的輸出端與所述第二反相器的輸入端連接至所述第二節(jié)點；

第一寫傳輸晶體管和第二寫傳輸晶體管，所述第一寫傳輸晶體管和所述第二寫傳輸晶體管的源極分別與所述第一節(jié)點和所述第二節(jié)點連接，漏極分別與所述第一位線和所述第二位線連接，柵極分別與對應(yīng)的寫字線連接；以及

讀傳輸晶體管，所述讀傳輸晶體管的源極與所述第一節(jié)點和所述第二節(jié)點中的一個連接，漏極與所述讀晶體管連接，柵極與所述讀字線連接。

6.如權(quán)利要求5所述的SRAM存儲單元陣列，其特征在于，所述第一反相器包括第一上拉PMOS晶體管和第一下拉NMOS晶體管，所述第二反相器包括第二上拉PMOS晶體管和第二下拉NMOS晶體管，

其中所述第一上拉PMOS晶體管和所述第二上拉PMOS晶體管的源極與供電電壓連接，且所述第一下拉NMOS晶體管和所述第二下拉NMOS晶體管的源極接地；所述第一上拉PMOS晶體管和所述第一下拉NMOS晶體管的漏極連接至所述第一節(jié)點，所述第二上拉PMOS晶體管和所述第二下拉NMOS晶體管的漏極連接至所述第二節(jié)點；所述第一上拉PMOS晶體管和所述第一下拉NMOS晶體管的柵極連接至所述第二節(jié)點，且所述第二上拉PMOS晶體管和所述第二下拉NMOS晶體管的柵極連接至所述第一節(jié)點。

7.如權(quán)利要求5所述的SRAM存儲單元陣列，其特征在于，所述第一寫傳輸晶體管、所述第二寫傳輸晶體管和所述讀傳輸晶體管為NMOS晶體管。

8.一種SRAM存儲器，其特征在于，所述SRAM存儲器包括如權(quán)利要求1-7中任一項所述的SRAM存儲單元陣列。

9.一種基于權(quán)利要求8所述的SRAM存儲器的控制方法，其特征在于，所述控制方法包括：

對多個所述存儲單元中的選定者進行寫操作時，將與所述選定者對應(yīng)的寫字線設(shè)置為高電位，外圍電路傳遞到所述位線對上的信息作為輸入；以及

對多個所述存儲單元中的選定者進行讀操作時，將與所述選定者對應(yīng)的讀字線設(shè)置為高電位，并將所述讀位線設(shè)置為高電位，以通過所述讀位線讀取所述選定者中的信息。

10.如權(quán)利要求9所述的控制方法，其特征在于，所述控制方法還包括：

將與所述多個所述存儲單元中的第一選定者對應(yīng)的所述寫字線設(shè)置為高電位，并同時將與所述多個存儲單元中的第二選定者對應(yīng)的所述讀字線設(shè)置為高電位，以便同時對所述第一選定者進行寫操作和對所述第二選定者進行讀操作。