[發明專利]兩端子多通道ESD器件及其方法

有效

• 申請號: 201310544859.4
• 申請日: 2009-09-07
• 公開（公告）號: CN103646948A
• 公開（公告）日: 2014-03-19
• 發明（設計）人: A·薩利赫;劉明焦;T·肯納
• 申請（專利權）人: 半導體元件工業有限責任公司
• 主分類號: H01L27/082
• 分類號: H01L27/082;H01L21/8222;H01L23/60
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 秦晨

本分案申請是基于申請號為200910173120.0，申請日為2009年9月7日，發明名稱為“兩端子多通道ESD器件及其方法”的中國專利申請的分案申請。

相關申請的交叉引用

本申請涉及題目為“MULTI-CHANNEL?ESD?DEVICE?AND?METHOD?THEREFOR”的、具有200810214420.4的申請序列號、具有共同受讓人、公共發明人和發明人Salih等人的以前提交的申請，其由此在這里通過引用被并入。

技術領域

本發明大體涉及電子學，尤其是涉及形成半導體器件的方法及結構。

背景技術

過去，半導體工業利用各種方法和結構來構造靜電放電（ESD）保護器件。根據一個國際規范—通常稱為IEC61000-4-2(級2)的國際電工委員會（IEC）規范，希望ESD器件大約在1納秒內對高輸入電壓和電流做出響應（IEC的地址在瑞士的3,rue?de?Varembé,1211Genève20）。

一些現有的ESD器件使用齊納二極管和P-N結二極管來試圖提供ESD保護。通常，現有的ESD器件必須使低電容與具有尖銳的擊穿電壓特性折衷。需要尖銳的擊穿電壓特性為ESD器件提供低箝位電壓。在大多數情況下，器件結構具有通常大于約1到6皮法拉的高電容。高電容限制了ESD器件的響應時間。一些現有的ESD器件工作在穿通模式中，穿通模式要求器件有通常小于約2微米厚的非常薄和精確受控的外延層，并要求在外延層中的低摻雜。這些結構通常使精確地控制ESD器件的箝位電壓很難，特別是很難控制低箝位電壓，例如小于約10伏（10V）的電壓。在1999年3月9日發布給Bin?Yu等人的美國專利號5,880,511種公開了這樣的ESD器件的一個例子。另一ESD器件利用垂直MOS晶體管的體區來在與下面外延層的界面處形成齊納二極管。用于ESD器件的摻雜分布和深度導致高電容和慢響應時間。此外，很難控制在薄層中的輕摻雜水平，這使控制ESD器件的擊穿電壓很難。在2007年3月29日出版的發明人MadhurBobde的美國專利申請號2007/0073807中公開了這樣的ESD器件的例子。

常常希望構造具有兩個端子的ESD器件，以便ESD器件可組裝在兩端子半導體封裝中。

因此，期望有一種靜電放電（ESD）器件，其具有兩個端子，有低電容，有快的響應時間，對正和負ESD事件起反應，具有良好控制的箝位電壓，在制造中容易控制，并具有可在從低電壓到高電壓的范圍內控制的箝位電壓。

附圖說明

圖1簡要示出根據本發明的靜電放電（ESD）保護器件的電路表示的一部分的實施方式；

圖2示出根據本發明的圖1的ESD器件的實施方式的橫截面部分；

圖3到圖5示出在形成根據本發明的圖1的ESD器件的優選方法中的一些步驟的不同的順序的階段；

圖6是根據本發明的圖1到圖5的ESD器件的實施方式的一部分的放大平面圖；

圖7是示出根據本發明的圖1到圖6的ESD器件的V-I特性的曲線；

圖8是示出根據本發明的圖1到圖7的ESD器件的一些載流子濃度的曲線；

圖9是示出根據本發明的圖1到圖8的ESD器件的可選實施方式的V-I特性的曲線；

圖10簡要示出又一靜電放電（ESD）保護器件的電路表示的一部分的實施方式，其為根據本發明的圖1到圖8的ESD器件的可選實施方式；

圖11是示出根據本發明的圖10的ESD器件的V-I特性的曲線；

圖12簡要示出根據本發明的另一靜電放電（ESD）保護器件的電路表示的一部分的實施方式；以及

圖13示出根據本發明的圖12的ESD器件的實施方式的橫截面部分。