[發明專利]存儲器的集成電路及其操作方法

有效

• 申請號: 201310541988.8
• 申請日: 2013-11-05
• 公開（公告）號: CN104616692B
• 公開（公告）日: 2018-06-08
• 發明（設計）人: 陳重光
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: G11C16/10
• 分類號: G11C16/10;G11C16/26;G11C16/14
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種存儲器的集成電路及其操作方法，該存儲器的集成電路包括第一數據驅動電路以及傳輸晶體管。第一數據驅動電路耦接第一節點。第一節點的電壓電平包括第一電平以及第二電平。傳輸晶體管耦接于第一節點與第二節點之間。第二節點的電壓電平為第三電平或第四電平。當傳輸晶體管接收偏壓電平且第一節點的電壓電平為第一電平時，傳輸晶體管使第二節點的電壓電平被設定為第三電平，第三電平系接近或實質上等于第一電平。當傳輸晶體管接收偏壓電平且第一節點的電壓電平為第二電平時，第二節點的電壓電平系獨立于第一節點的電壓電平。

技術領域

本發明是有關于一種集成電路及其操作方法，且特別是有關于一種存儲器的集成電路及其操作方法。

背景技術

隨著科技發展，非易失性(Non-volatile)存儲器已廣泛地應用在各種電子產品中。舉例來說，NAND閃存(Flash Memory)為最為廣泛使用的非易失性存儲器之一。集成電路，例如是頁緩沖器(page buffer)，通常被用來對閃存的存儲單元(Memory Cell)進行讀取、編程(Program)、編程驗證(Program Verify)以及擦除(Erase)的操作。然而，傳統的集成電路往往需要執行大量的步驟來完成上述的操作，如此將大大地降低存儲器的訪問速度。

因此，如何提供一種可有效提升存儲器訪問速度的集成電路，乃目前業界所致力的課題之一。

發明內容

本發明是有關于一種存儲器的集成電路，通過結合數據驅動電路與一接收特定偏壓電平的晶體管，可大幅簡化對存儲單元進行編程驗證時所需的操作。

根據本發明的一方面，提出一種存儲器的集成電路，包括第一數據驅動電路以及傳輸晶體管。第一數據驅動電路耦接第一節點，用以輸出第一數據電壓至第一節點，第一節點的電壓電平包括第一電平以及第二電平。傳輸晶體管耦接于第一節點與第二節點之間，第二節點的電壓電平為第三電平或第四電平。其中，當傳輸晶體管接收偏壓電平且第一節點的電壓電平該第一電平時，傳輸晶體管使第二節點的電壓電平被設定為第三電平，第三電平系接近或實質上等于第一電平，當傳輸晶體管接收偏壓電平且第一節點的電壓電平為第二電平時，第二節點的電壓電平系獨立于第一節點的電壓電平。

根據本發明的另一方面，提出一種存儲器的集成電路，包括第一數據驅動電路以及傳輸晶體管。第一數據驅動電路耦接第一節點，用以輸出第一數據電壓至第一節點，第一節點的邏輯電平包括第一邏輯電平以及第二邏輯電平。傳輸晶體管耦接于第一節點與第二節點之間，第二節點的邏輯電平為第三邏輯電平或第四邏輯電平。其中，當傳輸晶體管接收偏壓電平且第一節點的邏輯電平為第一邏輯電平時，傳輸晶體管使第二節點的邏輯電平被設定為第三邏輯電平，第三邏輯電平系接近或實質上等于第一邏輯電平，當傳輸晶體管接收偏壓訊號且第一節點的邏輯電平為第二邏輯電平時，第二節點的邏輯電平系獨立于第一節點的邏輯電平。

根據本發明的另一方面，提出一種存儲器的操作方法，包括以下步驟。首先，提供一集成電路，此集成電路包括第一數據驅動電路以及傳輸晶體管，第一數據驅動電路耦接第一節點，用以輸出第一數據電壓至第一節點，第一節點的電壓電平包括第一電平以及第二電平，傳輸晶體管耦接于第一節點與第二節點之間，第二節點的電壓電平為第三電平或第四電平。接著，當傳輸晶體管接收偏壓電平且第一節點的電壓電平為第一電平時，傳輸晶體管使第二節點的電壓電平被設定為第三電平，第三電平系接近或實質上等于該第一電平。當傳輸晶體管接收偏壓電平且第一節點的電壓電平為第二電平時，第二節點的電壓電平系獨立于第一節點的電壓電平。

為了對本發明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下：

附圖說明

圖1繪示依據本發明的一實施例的存儲器的集成電路、存儲單元陣列以及列譯碼器的示意圖。

圖2繪示依據本發明的一實施例的集成電路的電路圖。