[發明專利]半導體裝置及其制造方法

有效

• 申請號: 201310539882.4
• 申請日: 2013-11-04
• 公開（公告）號: CN103824819B
• 公開（公告）日: 2017-12-01
• 發明（設計）人: 須田亨
• 申請（專利權）人: 株式會社吉帝偉士
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L21/56
• 代理公司: 北京弘權知識產權代理事務所(普通合伙)11363
• 代理人: 郭放,許偉群

技術領域

本發明涉及半導體裝置及其制造方法。特別地，涉及在CoC（chip on chip；疊層芯片）結構的半導體裝置中，不管上側半導體元件的大小如何都能夠不使底部填充（under filing）樹脂流入下側半導體元件的外部電極（周邊部電極）的、可靠性高的半導體裝置及其制造方法。

背景技術

以往，對CoC（疊層芯片）連接結構的半導體裝置進行了研究，利用圖8對其具體的結構進行說明。即，在表面上形成了電極9的下側半導體芯片6上，經由凸塊8以倒裝芯片安裝的方式搭載有上側半導體芯片5。下側半導體芯片6與上側半導體芯片5之間以及凸塊8被通過滴注（灌封）而流入的底部填充樹脂4所覆蓋。下側半導體芯片6借助于粘接劑7搭載在基底基板2上，下側半導體芯片6的周邊部的外部電極9與基底基板2的電極通過鍵合線10而電連接。在基底基板2上以包圍上側半導體芯片5、下側半導體芯片6的方式形成有樹脂1。在基底基板2的背面形成有在安裝于印刷電路基板等上所使用的焊料球3。

在如上述那樣的CoC連接結構的半導體裝置中，通過滴注而流入的底部填充樹脂4會流入到外部電極9表面，結果，存在阻礙外部電極9與鍵合線10的電接觸的可能性。

于是，在日本特開2003-234362號公報（專利文獻1）以及日本特開2005-276879號公報（專利文獻2）記載的半導體裝置中，公開了形成用于防止使通過滴注而流入的底部填充樹脂4到達外部電極9的表面的隔墻的例子。利用圖9、圖10以及圖11對將這種隔墻應用于圖8的半導體裝置的例子進行說明。

圖9是形成了用于防止使通過滴注而流入的底部填充樹脂4到達外部電極9的表面的隔墻11的例子的剖視圖。圖10是下側半導體芯片6的俯視圖，圖11是剛進行了CoC連接后的上側半導體芯片5以及下側半導體芯片6的剖視圖。若在該狀態下，將底部填充樹脂4滴注到隔墻11與上側半導體芯片5之間的區域，則如圖9的剖面圖所示，底部填充樹脂會擴散，但是即便滴注的底部填充樹脂4向外側方向流動，由于在一定程度上被隔墻11阻攔，因此底部填充樹脂4也不會覆蓋外部電極9的表面，結果，阻礙外部電極9與鍵合線10的電接觸的可能性被降低。

（現有技術文獻）

（專利文獻）

專利文獻1：日本特開2003-234362號公報

專利文獻2：日本特開2005-276879號公報

然而，在以往的CoC連接的半導體裝置中，若向外側方向流動的底部填充樹脂4一旦越過了隔墻11，則底部填充樹脂4會覆蓋大部分的外部電極9的表面，結果，會阻礙外部電極9與鍵合線10的電接觸。為了避免發生這樣的問題，必須充分地設置隔墻11與上側半導體芯片5的距離，并且嚴格地控制底部填充樹脂4的量，從而會對半導體裝置的小型化以及量產化造成障礙。另外，在以往的CoC連接的半導體裝置中，由于隔墻11以一條線的方式包圍內部電極，因此存在在熱處理工序中以及因樹脂的滴注而脫落的擔憂。

發明內容

本發明鑒于上述課題而完成，其目的在于提供不阻礙外部電極與鍵合線的電接觸、不會對小型化以及量產化造成障礙的CoC連接的半導體裝置及其制造方法。

為了解決上述課題，本發明的一個實施方式所涉及的半導體裝置的特征在于，具有：矩形形狀的下側半導體元件；多個外部電極，所述多個外部電極沿著所述下側半導體元件的邊而排列并形成在下側半導體元件上；多個內部電極，所述多個內部電極經由多個布線圖案與多個外部電極分別電連接，并且排列而形成在下側半導體元件上；隔墻圖案，其形成為包圍多個外部電極中的每一個或每多個；上側半導體元件，其以多個端子分別與多個內部電極電連接的方式搭載在下側半導體元件上；以及樹脂，其輸出為滴注并流入下側半導體元件與上側半導體元件之間的方式。

優選地，隔墻圖案由焊料形成，且與形成在內部電極上的焊料凸塊同時地形成。

在下側半導體元件表面上形成有絕緣膜，多個布線圖案形成在絕緣膜上。優選地，在布線圖案上還形成有高分子絕緣薄膜，所述高分子絕緣薄膜的、多個內部電極以及多個外部電極的區域是開口了的。

優選地，隔墻圖案是在維持從滴注樹脂的區域通向下側半導體元件的外周的空隙的同時形成的。

優選地，隔墻圖案形成為將多個外部電極按每多個進行包圍的方式，并且隔墻圖案也形成在外部電極的各個之間。