[發明專利]一種存儲器裝置及其制造方法

在審

• 申請號: 201310519887.0
• 申請日: 2013-10-29
• 公開（公告）號: CN104424134A
• 公開（公告）日: 2015-03-18
• 發明（設計）人: 陳士弘
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: G06F12/16
• 分類號: G06F12/16
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

技術領域

本發明是有關于一種存儲器裝置，特別是一種具有與陣列層級分開的頁面緩沖器層級中的頁面緩沖器的存儲器裝置及其制造方法。

背景技術

存儲器裝置，例如是與非門(NAND)閃存裝置是利用配置在一陣列中的存儲單元以儲存數據。透過使用選擇此陣列中的特定字線及位線的一地址譯碼器，可針對此存儲單元陣列中的特定存儲單元執行多種操作。此存儲單元陣列中的數據可經由輸入輸出電路以及一耦接至此陣列中的位線的頁面緩沖器而被存取。在典型的存儲器裝置構造中，地址譯碼器被設置為與此存儲單元陣列的一側鄰接。頁面緩沖器被設置為與此存儲單元陣列的另一側鄰接。例如輸入輸出電路的其他周邊電路被設置圍繞地址譯碼器、頁面緩沖器以及此存儲單元陣列的周圍區域中。為了提供高數據速率，多條平行的位線是被設置在此存儲單元陣列的頂端，藉以將選定的存儲單元耦合至頁面緩沖器。

為了提高存儲器密度，設計者一直在尋找利用疊層多層級的存儲單元建立一種三維(3D)存儲器陣列的技術，用以達到更大的儲存容量，且達到每比特較低的成本。舉例而言，薄膜晶體管技術是被應用至下述的電荷捕捉存儲器技術：Lai等人的”一種多層可疊層的薄膜晶體管(TFT)與非門型閃存(A?Multi-Layer?Stackable?Thin-Film?Transistor(TFT)NAND-Type?Flash?Memory)”，2006年12月11-13日的IEEE國際電子元件會議；以及Jung等人的”通過使用在ILD及TANOS構造上疊層單晶硅層超過30nm節點的三維疊層的與非門閃存技術(Three?Dimensionally?Stacked?NAND?Flash?Memory?Technology?Using?Stacking?Single?Crystal?Si?Layers?on?ILD?and?TANOS?Structure?for?Beyond30nm?Node)″，2006年12月11-13日的IEEE國際電子元件會議。

為了圖案化一三維存儲器陣列中的多層級的存儲單元，其設計法通常較典型2D存儲器為寬松。放寬的設計法則(例如在平行位線之間的一較寬的最小間隔)可減少將選定的存儲單元耦合至頁面緩沖器的位線的數目，從而降低三維存儲器陣列的數據速率。

為克服放寬的設計法則并改善數據速率，可將一三維存儲器陣列分為多個三維存儲單元的子陣列。每個子陣列具有自己專用的頁面緩沖器，設置成與相對應的子陣列鄰接。然而，這種存儲器裝置構造需要一較大的面積以供頁面緩沖器使用，并為一既定的晶粒尺寸的可利用面積而縮小存儲單元。

理想上是可提供一種關于存儲器裝置構造的技術，用以促進一三維存儲器陣列的整合并改善三維存儲器陣列的數據速率，而不需要為一既定晶粒尺寸的可利用的面積而降低三維存儲器陣列。

發明內容

本發明提供一種存儲器裝置及其制造方法。存儲器裝置包括在一陣列層級晶粒中的一存儲單元陣列。此陣列包括多個子陣列。存儲器裝置亦包括多個頁面緩沖器，用于在一頁面緩沖器層級晶粒中的對應的子陣列。晶粒間的連接部是被設計成用于將頁面緩沖器層級晶粒中的頁面緩沖器電性耦接至陣列層級晶粒中的對應的子陣列的數據線。

本發明的其他實施樣態及優點可在檢閱圖式、詳細說明以及隨附的權利要求范圍時獲得了解。

附圖說明

圖1是繪示依據本發明實施例的存儲器與周邊電路的簡化方塊圖，存儲器包括在一陣列晶粒上的三維與非門閃存陣列，而周邊電路包括在一頁面緩沖器層級晶粒上的子陣列頁面緩沖器。

圖2為圖1所繪示的陣列層級晶粒上的存儲器陣列的一實施例的子陣列的一部分的示意圖。

圖3為圖1所繪示的陣列層級晶粒上的存儲器陣列的一實施例的子陣列的一部分的透視圖。

圖4A為圖1所繪示的陣列層級晶粒上的存儲器陣列的一實施例的子陣列的數據線的連接的布局圖。

圖4B為繪示在一陣列層級晶粒上的子陣列與在一頁面緩沖器層級晶粒上的頁面緩沖器之間的數據連接的示意圖。

圖5A表示設置在圖1所繪示的陣列層級晶粒上的一存儲器陣列的布局。

圖5B表示圖1所繪示的一疊層的頁面緩沖器層級晶粒與陣列層級晶粒。

圖5C及圖5D為圖5B所繪示的此疊層的頁面緩沖器層級晶粒及陣列層級晶粒的側視圖。

圖6為圖5B所繪示本發明實施例的頁面緩沖器層級晶粒的布局。

圖7A為包括一周邊電路層級晶粒、一頁面緩沖器層級晶粒以及一陣列層級晶粒的一疊層的側視圖。