[發明專利]多芯片疊合封裝結構及其制作方法

在審

• 申請號: 201310513697.8
• 申請日: 2013-10-25
• 公開（公告）號: CN103545297A
• 公開（公告）日: 2014-01-29
• 發明（設計）人: 譚小春
• 申請（專利權）人: 矽力杰半導體技術(杭州)有限公司
• 主分類號: H01L25/00
• 分類號: H01L25/00;H01L23/48;H01L23/31;H01L21/50
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及電子封裝領域，具體涉及一種多芯片疊合封裝結構及其制作方法。

背景技術

隨著電子器件集成化程度不斷加深，且電子產品趨于小型化發展，這也就意味著，一定的封裝空間內要容納更多的元器件。這不僅要求單個產品的小型化，也對電子器件的封裝技術提出了更高的要求。尤其是對于芯片的封裝來說，若將多塊芯片放置于同一水平高度進行封裝，則占用面積大，導致芯片在一些小型化產品中難以應用。

于是，人們開始采用芯片疊裝技術來解決上述問題，即將多塊芯片在空間上進行疊合放置，并通過引線與基板進行電氣連接。該現有技術雖能部分解決多芯片占用面積大的問題，但封裝在一起的多芯片之間往往需要相互連接和協同配合，而現有技術的封裝后的多芯片之間沒有電氣連接，需要通過外部電路的連接才能實現各個芯片之間的連接。故而，現有技術的多芯片疊合封裝結構還存在難以實現多層芯片之間電連接的問題。

發明內容

本發明要解決的技術問題是，提供了一種便于多層芯片之間電連接的多芯片疊合封裝結構及其制作方法。

本發明的技術解決方案是，提供一種以下結構的多芯片疊合封裝結構，包括芯片承載體和多層芯片，每一層芯片至少包括一塊芯片；除最上層以外的其他層中的一層或多層芯片上設有導電孔，上下相鄰兩層芯片的下層芯片背面覆設有圖案化導電層，上下相鄰兩層芯片之間設有導電凸塊，下層芯片的導電孔經圖案化導電層并通過導電凸塊可與上層芯片相導通。

作為優選，所述的芯片承載體為引線框架。

作為優選，所述的圖案化導電層為金屬導電層。

作為優選，所述的多層芯片至少包括第一層芯片和第二層芯片，所述第一層芯片和第二層芯片均至少包括一塊芯片。

作為優選，所述的第一層芯片包括兩塊或兩塊以上芯片，第二層芯片包括一塊芯片。

作為優選，所述的第二層芯片包括兩塊或兩塊以上芯片，第一層芯片包括一塊芯片。

作為優選，在下層芯片背面與圖案化導電層之間設有絕緣層。

本發明的另一技術解決方案是，提供一種以下結構的多芯片疊合封裝結構的制作方法，所述的制作方法基于多層芯片，包括以下步驟：

所述的多層芯片至少包括兩層芯片，將最下層芯片的有源面通過導電凸塊電連接在芯片承載體上；

在其中上下相鄰的兩層芯片的下層芯片上制作導電孔，并在上層芯片的背面對導電孔重新布線從而圖案化導電層，所述的重新布線是指在上層芯片背面先沉淀一層導電層，然后刻蝕導電層，從而形成圖案化導電層；

將上層芯片的有源面通過導電凸塊連接到所述下層芯片的圖案化導電層上，從而實現上層芯片與下層芯片的電連接；或實現將上層芯片上的電極引出。

作為優選，所述的芯片承載體為引線框架。

在制作導電孔之前，在下層芯片背面覆設一層絕緣層。

采用本發明的結構和方法，與現有技術相比，具有以下優點：由于多層芯片疊合封裝，并在芯片上設有導電孔，通過導電孔和導電凸塊實現多層芯片疊合后的電氣連接，不僅節省了芯片空間，同時無需引線就可實現不同層芯片的電連接，下層芯片的導電孔經圖案化導電層重新布線與上層芯片電連接，提高了電連接的靈活性，擴大了本發明的適用范圍。

附圖說明

圖1為本發明多芯片疊合封裝結構的結構示意圖（實施例1）；

圖2為本發明多芯片疊合封裝結構的結構示意圖（實施例2）；

圖3為本發明多芯片疊合封裝結構的結構示意圖（實施例3）；

圖4為本發明多芯片疊合封裝結構的結構示意圖（實施例4）；

圖中所示:1.第一層芯片；2.第二層芯片；3.芯片承載體；4.導電孔；5.圖案化導電層；6.導電凸塊；7.絕緣層；8.第三層芯片。

具體實施方式

下面將結合附圖以及具體實施例來進一步詳細說明本發明。

本發明的多芯片疊合封裝結構，包括芯片承載體和多層芯片，每一層芯片至少包括一塊芯片；除最上層以外的其他層中的一層或多層芯片上設有導電孔，上下相鄰兩層芯片的下層芯片背面覆設有圖案化導電層，上下相鄰兩層芯片之間設有導電凸塊，下層芯片的導電孔經圖案化導電層并通過導電凸塊可與上層芯片相導通；所述的芯片背面是指相對有源面來說的，本實施例中，有源面位于芯片的下表面，背面則指的是芯片的上表面。

實施例1：