[發(fā)明專利]多芯片疊合封裝結(jié)構(gòu)及其制作方法

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• 申請(qǐng)?zhí)枺?/td>: 201310513697.8
• 申請(qǐng)日: 2013-10-25
• 公開（公告）號(hào): CN103545297A
• 公開（公告）日: 2014-01-29
• 發(fā)明（設(shè)計(jì)）人: 譚小春
• 申請(qǐng)（專利權(quán)）人: 矽力杰半導(dǎo)體技術(shù)(杭州)有限公司
• 主分類號(hào): H01L25/00
• 分類號(hào): H01L25/00;H01L23/48;H01L23/31;H01L21/50
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

1.一種多芯片疊合封裝結(jié)構(gòu)，包括芯片承載體和多層芯片，每一層芯片至少包括一塊芯片；其特征在于：除最上層以外的其他層中的一層或多層芯片上設(shè)有導(dǎo)電孔，上下相鄰兩層芯片的下層芯片背面覆設(shè)有圖案化導(dǎo)電層，上下相鄰兩層芯片之間設(shè)有導(dǎo)電凸塊，下層芯片的導(dǎo)電孔經(jīng)圖案化導(dǎo)電層并通過(guò)導(dǎo)電凸塊可與上層芯片相導(dǎo)通。

2.根據(jù)權(quán)利要求1所述的多芯片疊合封裝結(jié)構(gòu)，其特征在于：所述的芯片承載體為引線框架。

3.根據(jù)權(quán)利要求1所述的多芯片疊合封裝結(jié)構(gòu)，其特征在于：所述的圖案化導(dǎo)電層為金屬導(dǎo)電層。

4.根據(jù)權(quán)利要求1或2所述的多芯片疊合封裝結(jié)構(gòu)，其特征在于：所述的多層芯片至少包括第一層芯片和第二層芯片，所述第一層芯片和第二層芯片均至少包括一塊芯片。

5.根據(jù)權(quán)利要求4所述的多芯片疊合封裝結(jié)構(gòu)，其特征在于：所述的第一層芯片包括兩塊或兩塊以上芯片，第二層芯片包括一塊芯片。

6.根據(jù)權(quán)利要求4所述的多芯片疊合封裝結(jié)構(gòu)，其特征在于：所述的第二層芯片包括兩塊或兩塊以上芯片，第一層芯片包括一塊芯片。

7.根據(jù)權(quán)利要求1或2所述的多芯片疊合封裝結(jié)構(gòu)，其特征在于：在下層芯片背面與圖案化導(dǎo)電層之間設(shè)有絕緣層。

8.一種多芯片疊合封裝結(jié)構(gòu)的制作方法，所述的制作方法基于多層芯片，其特征在于：包括以下步驟：

所述的多層芯片至少包括兩層芯片，將最下層芯片的有源面通過(guò)導(dǎo)電凸塊電連接在芯片承載體上；

在其中上下相鄰的兩層芯片的下層芯片上制作導(dǎo)電孔，并在上層芯片的背面對(duì)導(dǎo)電孔重新布線從而圖案化導(dǎo)電層，所述的重新布線是指在上層芯片背面先沉淀一層導(dǎo)電層，然后刻蝕導(dǎo)電層，從而形成圖案化導(dǎo)電層；

將上層芯片的有源面通過(guò)導(dǎo)電凸塊連接到所述下層芯片的圖案化導(dǎo)電層上，從而實(shí)現(xiàn)上層芯片與下層芯片的電連接；或者，實(shí)現(xiàn)將上層芯片上的電極引出。

9.根據(jù)權(quán)利要求8所述的多芯片疊合封裝結(jié)構(gòu)的制作方法，其特征在于：所述的芯片承載體為引線框架。

10.根據(jù)權(quán)利要求8所述的多芯片疊合封裝結(jié)構(gòu)的制作方法，其特征在于：在制作導(dǎo)電孔之前，在下層芯片背面覆設(shè)一層絕緣層。