[發明專利]用于簡化寄存器中對單指令多數據編程的處理器體系結構和方法

有效

• 申請號: 201310503908.X
• 申請日: 2013-10-23
• 公開（公告）號: CN103777924B
• 公開（公告）日: 2018-01-26
• 發明（設計）人: K·桑海;M·G·佩爾金斯;A·J·希格哈姆
• 申請（專利權）人: 亞德諾半導體集團
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 中國國際貿易促進委員會專利商標事務所11038
• 代理人: 金曉

本申請為于2012年10月23日提交的序列號為61/717,534的美國臨時專利申請的正式申請，其以全文引用方式并入本文。

技術領域

本公開一般涉及進行并行處理的處理器，如向量處理器，且尤其是涉及在寄存器中進行并行處理的處理器。

背景技術

通常，由處理器實施并行處理以優化處理應用，例如由數字信號處理器所實施以優化數字信號處理應用。處理器可用作單指令多數據（SIMD）或數據并行處理器以實現并行處理。在SIMD操作中，將單指令發送給處理器的大量處理元件，其中每個處理元件可對不同數據進行同樣的操作。對不斷提高的吞吐量和增強的性能的增長的需求已導致實施寄存器中的SIMD（SWAR），其中處理元件可在其相關的寄存器中在多組數據上進行操作。雖然SWAR在處理器硬件中相對便宜的進行實施，但是SWAR仍從編程的角度提出挑戰。例如，SWAR編程通常必須是不作為ANSI C標準（美國國家標準學會（ANSI）發布的用于C編程語言的標準）一部分的高級語言（如C/C++）編寫的內在函數、內聯匯編和/或專門的向量數據類型（如float2、int4、short4等）。因為這種編程選項（專門的向量數據類型、內在函數和/或內聯匯編）是處理器特定的，所以SWAR編程會在遺留代碼的移植中產生困難。進一步地，由于SWAR編程在向量處理器上增加了額外級別的并行處理，因此常規的處理器會為了確保處理器識別兩個級別的并行操作（雙向并行性）而給程序員增加負擔：一個級別的并行處理位于處理元件（利用SWAR）中而另一級別的并行處理則跨越處理器向量單元的處理元件。相應地，盡管現有的用于進行并行處理的處理器體系結構以及相關的方法一般已足以實現其預期目的，但是他們在所有方面尚不能完全令人滿意。

附圖說明

通過下面的詳細描述并結合附圖進行閱讀時，可以最好地理解本公開。要強調的是，按照行業內的標準做法，沒有按比例繪制各種特征，且各種特征僅用于說明目的。事實上，為了使討論更清楚，可以任意增加或減少各種特征的尺寸。

圖1為根據本公開的各方面的實例數字信號處理器的示意性方塊圖。

圖2示意性地示出根據本公開的各方面的與分成不同數據量的處理元件（如圖1的數字信號處理器的處理元件）相關聯的實例寄存器組。

圖3、圖4和圖5示意性地示出根據本公開的各方面的被設置成在每個處理通道的基礎上實現不同屏蔽方案的一組屏蔽寄存器，如與圖1的數字信號處理器相關聯的一組屏蔽寄存器。

圖6為根據公開的各方面的用于可通過數字信號處理器（如圖1的數字信號處理器）進行的各個處理通道的屏蔽操作的實例方法的流程圖。

圖7示意性地示出根據本公開的各方面的使用圖6的方法在循環的不同迭代期間對屏蔽寄存器所進行的實例設置。

具體實施方式

本公開提供了在任何合適的計算環境中實施的各種處理器實施方案。一個示例性實施方案提供了一種處理器，其包括具有計算單元和寄存器堆的處理元件，其中寄存器堆包括可被分為用于并行處理的通道的寄存器；以及與處理元件相關聯的屏蔽寄存器（也被稱為屏蔽/謂詞寄存器），其中屏蔽寄存器包括數量等于寄存器的可分通道的最大數量的位，從而使通道具有相應的位。在各實施中，處理元件可操作用于基于循環指令將位設置成第一狀態和第二狀態中的一個，其中處理元件可操作用于啟用具有第一狀態的相應位的通道以執行指令以及禁用具有第二狀態的相應位的通道執行該指令。在各實施中，處理元件可操作用于基于比較指令將位設置成第一狀態和第二狀態中的一個，其中處理元件可操作用于在具有第一狀態的相應位的通道中進行由指令限定的操作以及在具有第二狀態的相應位的通道中不進行由指令限定的操作。

另一示例性實施方案提供了一種處理器，其包括具有計算單元和寄存器堆的處理元件，其中寄存器堆包括可被分為用于并行處理的通道的寄存器。屏蔽寄存器可與處理元件相關聯，其中屏蔽寄存器包括數量等于寄存器的可分通道的最大數量的屏蔽位，從而使通道具有相應的屏蔽位。謂詞寄存器也可與處理元件相關聯，其中謂詞寄存器包括數量等于可分通道的最大數量的謂詞位，從而使通道具有相應的謂詞位。計算單元可包括算術邏輯單元、乘法器-累加器和移位器。