[發明專利]半導體裝置

有效

• 申請號: 201310499135.2
• 申請日: 2013-10-22
• 公開（公告）號: CN103794599B
• 公開（公告）日: 2017-11-21
• 發明（設計）人: 小山威;廣瀨嘉胤
• 申請（專利權）人: 精工半導體有限公司
• 主分類號: H01L23/58
• 分類號: H01L23/58;H01L23/60
• 代理公司: 北京三友知識產權代理有限公司11127
• 代理人: 李輝,黃綸偉

技術領域

本發明涉及在焊盤下方具有NMOS晶體管的半導體裝置。

背景技術

被稱為IC或者半導體芯片的半導體裝置為了與其它元件或其它半導體裝置電連接，具有作為外部連接用電極的焊盤。在該焊盤附近通常設置有保護半導體裝置的內部電路免受ESD（靜電放電）影響的ESD保護電路。在ESD保護電路中大多使用多指型的NMOS晶體管。此時，該NMOS晶體管的柵電極、源極、背柵與接地端子連接，漏極與焊盤連接。

這里，在采用多指型的NMOS晶體管的ESD保護電路中，通過嘗試各種方法，各個溝道統一地進行動作，半導體裝置的ESD耐量變高。具體地說，例如在專利文獻1的技術中，適當控制ESD保護電路的NMOS晶體管的自對準硅化物（SALICIDE）金屬膜與柵電極的距離。在專利文獻2的技術中，適當控制源極的觸點數。在專利文獻3的技術中，適當控制溝道長度的大小。所有的技術都是對NMOS晶體管的布局進行詳細規定的技術。

專利文獻1：日本特開2011-210904號公報

專利文獻2：日本特開2010-219504號公報

專利文獻3：日本特開2007-116049號公報

但是，ESD的浪涌電流是極大且瞬間的電流。因此，根據該浪涌電流來規定NMOS晶體管的布局是非常困難的。相反，對ESD耐量對于NMOS晶體管布局的依賴性進行定量化，實際上也幾乎是不可能的。

發明內容

本發明是鑒于上述課題而完成的，提供無需規定多指型的用于ESD保護的NMOS晶體管的布局尺寸就能提高ESD耐量的半導體裝置。

本發明為了解決上述課題，提供如下的半導體裝置，該半導體裝置在焊盤下方具有NMOS晶體管，其特征是，該半導體裝置具備：上述NMOS晶體管，其交替地具有源極以及漏極的區域，在上述源極與上述漏極之間的溝道上方具有柵電極，上述溝道的數量是偶數；下層金屬膜，其用于與上述漏極電連接；中間層金屬膜，其是矩形環狀，在上述焊盤下方具有開口部；第一過孔，其使上述下層金屬膜與上述中間層金屬膜電連接，用于與上述漏極電連接；上層金屬膜，其在與上述開口部大致一致的焊盤開口部露出上述焊盤；以及保護膜，其具有上述焊盤開口部，僅在上述中間層金屬膜的一邊和與上述一邊相對的另一邊設置有上述第一過孔。

發明的效果

第一過孔用于使焊盤與ESD保護電路的NMOS晶體管的漏極電連接。在焊盤下方，僅在矩形環狀的中間層金屬膜的一邊和與該一邊相對的另一邊設置有該第一過孔。即，用于與漏極電連接的所有第一過孔大致對稱地位于焊盤的正下方。

由此，對焊盤施加的ESD的浪涌電流容易均勻地流向全部漏極。這樣，ESD保護電路的NMOS晶體管的各個溝道容易統一地進行動作，能夠提高半導體裝置的ESD耐量。

附圖說明

圖1是示出半導體裝置的焊盤構造的俯視圖，（A）示出擴散區域、柵電極、觸點和焊盤開口部，（B）示出擴散區域、下層金屬膜和焊盤開口部。

圖2是示出半導體裝置的焊盤構造的俯視圖，（A）示出下層金屬膜、第一過孔、中間層金屬膜和焊盤開口部，（B）示出第二過孔、上層金屬膜和焊盤開口部。

圖3是示出半導體裝置的焊盤下方的ESD保護電路的電路圖。

圖4是示出半導體裝置的焊盤構造的俯視圖。

圖5是示出半導體裝置的焊盤構造的俯視圖。

標號說明

10P型擴散區域；12N型擴散區域；13柵電極；14觸點；15下層金屬膜；16第一過孔（via）；17中間層金屬膜；18第二過孔；19上層金屬膜；21NMOS晶體管；22焊盤；23焊盤開口部。

具體實施方式

以下，參照附圖來說明本發明的第一實施方式。

首先，使用圖1和圖2來說明半導體裝置的焊盤構造。圖1是示出半導體裝置的焊盤構造的俯視圖，（A）示出擴散區域、柵電極、觸點和焊盤開口部，（B）示出擴散區域、下層金屬膜和焊盤開口部。圖2是示出與圖1相同的半導體裝置的焊盤構造的俯視圖，（A）示出下層金屬膜、第一過孔、中間層金屬膜和焊盤開口部，（B）示出第二過孔、上層金屬膜和焊盤開口部。