[發明專利]存儲器及其制造方法

在審

• 申請號: 201310498838.3
• 申請日: 2013-10-22
• 公開（公告）號: CN104576538A
• 公開（公告）日: 2015-04-29
• 發明（設計）人: 賴二琨
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L21/02;H01L27/115
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

技術領域

本發明是關于一種存儲器及其制造方法，特別是關于一種字線與串行選擇結構是由不同工藝步驟形成的存儲器及其一種制造方法。

背景技術

對于高密度的存儲器裝置，一個集成電路中每單位面積的數據量是一項重要因素。因此，相關業者發展出三維的存儲器陣列結構，以達到更大的儲存密度及更低的位成本。

在典型的三維存儲器陣列里，是形成多個半導體長條和絕緣長條的疊層，其中半導體長條例如是用作為存儲器的位線。存儲器層是形成在這些疊層上。字線是正交于這些疊層而形成在存儲器層上。在結構的一端，每隔一個的疊層是由一階狀結構所終止，又每隔一個的半導體長條疊層是分別由一獨立的源極導體所終止。在這端由階狀結構所終止的疊層是在結構的另一端由分別由一獨立的源極導體所終止，在這端分別由獨立的源極導體所終止的疊層是在結構的另一端由一階狀結構所終止。這些疊層并分別在接近其終止于階狀結構的該端處耦接到串行選擇結構。這些串行選擇結構通常是在定義字線時于相同工藝步驟中完成圖案化。

發明內容

本發明提供一種存儲器結構，在此結構中，字線與串行選擇結構是由不同的工藝步驟形成。這將有助于串行選擇結構的自我對準，而提高結構的對稱性。另外，所有的半導體長條疊層是在結構的一端統一由一階狀結構所終止，在另一端統一由一源極導體所終止。這將有助于提高結構強度。本發明亦提供適用于此種存儲器的制造方法。

根據本發明的一些實施例，一存儲器包括一襯底、多個位線疊層、一存儲器層、多個第二絕緣層以及多個串行選擇結構。位線疊層是平行配置在襯底上方。位線疊層各包括相互交替的多個半導體層和多個第一絕緣層，且位線疊層各具有相對的二個側壁。存儲器層是配置在位線疊層的側壁上。第二絕緣層是分別配置在位線疊層各者之上。串行選擇結構是對應位線疊層配置。串行選擇結構各包括一第一導電層及二個襯墊層，其中第一導電層配置在這些第二絕緣層中對應的第二絕緣層上，二個襯墊層分別沿著這些位線疊層中對應的位線疊層其相對的二個側壁配置并連接第一導電層。

根據本發明的一些實施例，此種存儲器的制造方法包括以下的步驟。提供一襯底，此一襯底上方形成有交替的半導體層和第一絕緣層的一疊層。在疊層上形成一第二絕緣層。在第二絕緣層上形成一第一導電層。圖案化第一導電層、第二絕緣層和疊層，以形成多個位線疊層和分別對應這些位線疊層的多個第二絕緣層及多個第一導電層。形成一存儲器層覆蓋這些位線疊層。移除部分的存儲器層，露出對應這些位線疊層的第一導電層。并分別沿著位線疊層的各個側壁形成多個襯墊層，使襯墊層連接對應位線疊層的第一導電層，形成多個串行選擇結構。

為了對本發明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下：

附圖說明

圖1A～圖1C為根據本發明一實施例的存儲器的示意圖。

圖2A～圖21為根據本發明一實施例的制造方法的各個階段的示意圖。

圖22為根據本發明另一實施例的制造方法其中一階段的示意圖。

【符號說明】

100：存儲器

102：襯底

104：位線疊層

104s：側壁

106：存儲器層

108：第二絕緣層

110：串行選擇結構

112：半導體層

114：第一絕緣層

116：第一導電層

118：襯墊層

120：勢壘層

122：字線

124：位線接墊結構126：源極導體

128：垂直導體

202：襯底

204：疊層

206：半導體層

208：第一絕緣層

210：勢壘層

212：第二絕緣層

214：第一導電層

216：位線疊層

216s：側壁

216s’：側壁部分

218：第二絕緣層

220：第一導電層

222：存儲器層

224：拋棄層

226：襯墊層

228：串行選擇結構

230：犧牲層

232：光刻膠層

234：第二導電層

236：開口

238：第三絕緣層

240：掩模層

242：字線

244：第四絕緣層