[發明專利]半導體裝置及其制法

在審

• 申請號: 201310498675.9
• 申請日: 2013-10-22
• 公開（公告）號: CN104425414A
• 公開（公告）日: 2015-03-18
• 發明（設計）人: 曾文聰;賴顗喆;邱世冠;葉懋華
• 申請（專利權）人: 矽品精密工業股份有限公司
• 主分類號: H01L23/485
• 分類號: H01L23/485;H01L21/60
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

技術領域

本發明涉及一種半導體裝置，尤指一種能提高信賴性及產品良率的半導體裝置及其制法。

背景技術

隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用于芯片封裝領域的技術，例如芯片尺寸構裝(Chip?Scale?Package,CSP)、芯片直接貼附封裝(Direct?Chip?Attached,DCA)或多芯片模塊封裝(Multi－Chip?Module,MCM)等覆晶型態的封裝模塊、或將芯片立體堆棧化整合為三維集成電路(3D?IC)芯片堆棧技術等。

圖1為現有半導體封裝件1的剖面示意圖，該半導體封裝件1通過于一封裝基板18與半導體芯片11之間設置一硅中介板（Through?Silicon?interposer,TSI）10，該硅中介板10具有導電硅穿孔（Through-silicon?via,TSV）100及形成于該導電硅穿孔100上的線路重布結構（Redistribution?layer,RDL）15，令該線路重布結構15藉由多個導電組件14電性結合間距較大的封裝基板18的焊墊180，并以粘著材12包覆該些導電組件14，而間距較小的半導體芯片11的電極墊110藉由多個焊錫凸塊13電性結合該導電硅穿孔100，再以粘著材12包覆該些焊錫凸塊13。

若該半導體芯片11直接結合至該封裝基板18上，因半導體芯片11與封裝基板18兩者的熱膨脹系數的差異甚大，所以半導體芯片11外圍的焊錫凸塊13不易與封裝基板18上對應的焊墊180形成良好的接合，致使焊錫凸塊13自封裝基板18上剝離。另一方面，因半導體芯片11與封裝基板18之間的熱膨脹系數不匹配(mismatch)，其所產生的熱應力(thermal?stress)與翹曲(warpage)的現象也日漸嚴重，致使半導體芯片11與封裝基板18之間的電性連接可靠度(reliability)下降，且將造成信賴性測試的失敗。

因此，藉由半導體基材制作的硅中介板10的設計，其與該半導體芯片11的材質接近，所以可有效避免上述所產生的問題。

此外，藉由該硅中介板10的設計，半導體封裝件1除了避免前述問題外，相較于覆晶式封裝件，其長寬方向的面積可更加縮小。例如，一般覆晶式封裝基板最小的線寬/線距僅能制出12/12μm，而當半導體芯片的電極墊（I/O）數量增加時，以現有覆晶式封裝基板的線寬/線距并無法再縮小，所以須加大覆晶式封裝基板的面積以提高布線密度，才能接置高I/O數的半導體芯片。反觀第1圖的半導體封裝件1，因該硅中介板10可采用半導體制程做出3/3μm以下的線寬/線距，所以當該半導體芯片11具高I/O數時，該硅中介板10的長寬方向的面積足以連接高I/O數的半導體芯片11，所以不需增加該封裝基板18的面積，使該半導體芯片11經由該硅中介板10作為一轉接板而電性連接至該封裝基板18上。

又，該硅中介板10的細線/寬線距特性而使電性傳輸距離短，所以相較于直接覆晶結合至封裝基板的半導體芯片的電性傳輸速度（效率），形成于該硅中介板10上的半導體芯片11的電性傳輸速度（效率）更快（更高）。

然而，前述現有半導體封裝件1的制法中，該導電組件14經由回焊以將該硅中介板10焊接至封裝基板18，此時因熱所產生的殘留應力會集中在該些導電組件14與該些導電硅穿孔間的交界面，如第1圖所示的應力集中處K，使得該些導電組件14與導電硅穿孔100（或該線路重布結構15）之間會出現破裂(crack)的情形，因而降低該半導體封裝件1的信賴性及產品的良率。

此外，相同問題也可能發生于該半導體芯片11與該硅中介板10之間的焊錫凸塊13上，致使焊錫凸塊13與導電硅穿孔100之間會出現破裂(crack)的情形，如圖1所示的應力集中處K’。

因此，如何克服上述現有技術的種種問題，實已成目前亟欲解決的課題。

發明內容

鑒于上述現有技術的種種缺失，本發明的主要目的為提供一種半導體裝置及其制法，能避免該電性接觸墊上的接點出現破裂。

本發明的半導體裝置，包括：半導體基板，其具有多個導電穿孔，且該導電穿孔的端面外露于該半導體基板；緩沖材，其形成于該半導體基板上并外露出該導電穿孔的端面；以及多個電性接觸墊，其分別形成于各該導電穿孔的端面上且電性連接該導電穿孔，并覆蓋該緩沖材。