[發(fā)明專利]基于FPGA可編程延時電路的數(shù)字匹配濾波電路與方法

有效

• 申請?zhí)枺?/td>: 201310496306.6
• 申請日: 2013-10-21
• 公開（公告）號: CN103546113A
• 公開（公告）日: 2014-01-29
• 發(fā)明（設(shè)計）人: 李洪濤;曾文浩;顧陳;朱曉華;趙恒;胡恒
• 申請（專利權(quán)）人: 南京理工大學(xué)
• 主分類號: H03H7/38
• 分類號: H03H7/38
• 代理公司: 南京理工大學(xué)專利中心 32203
• 代理人: 朱顯國

1.一種數(shù)字匹配濾波電路，其特征在于，包括可編程延時模塊、匹配處理模塊及數(shù)據(jù)比較模塊，所述可編程延時模塊接收目標(biāo)回波信號的輸入并延時處理，所述可編程延時模塊的輸出與所述匹配處理模塊的輸入連接，所述匹配處理模塊的輸出與所述數(shù)據(jù)比較模塊的輸入連接，其中：

所述可編程延時模塊包括由9個可編程延時單元與1個通路并聯(lián)而成的10個通道，所述9個可編程延時單元依次并聯(lián)連接并對輸入的目標(biāo)回波信號提供1ns～9ns九級依次遞增的延時處理，所述目標(biāo)回波信號經(jīng)所述可編程延時模塊后輸出9路延時信號以及1路未延時信號，其中：所述可編程延時單元由二選一選擇器和縱向延時單元依次串聯(lián)而成，所述縱向延時單元由多個基本延時單元級聯(lián)而成，所述二選一選擇器的一個選擇輸入端接縱向延時單元的輸出端、且其另一個選擇輸入端與縱向延時單元的輸入端相連，所述可編程延時模塊通過布局布線方式約束在FPGA內(nèi)部縱向相鄰的查找表單元中，通過FPGA內(nèi)部資源實現(xiàn)；

所述匹配處理模塊由10組相同結(jié)構(gòu)的匹配濾波器并聯(lián)形成，用于對所述9路延時信號以及1路未延時信號進行匹配處理，輸出10路脈沖壓縮信號；

所述數(shù)據(jù)比較模塊用于對所述10路脈沖壓縮信號進行比較處理，選擇10路脈沖壓縮信號中的最優(yōu)輸出并輸出比較結(jié)果，其中所述比較處理按照如下方式進行：

1)如果10組脈沖壓縮信號的峰值中僅存在一個最大值，則目標(biāo)回波信號的納秒級延時為相對應(yīng)通道的延時；

2)如果10組脈沖壓縮信號的峰值中存在若干個最大值，則目標(biāo)回波信號的納秒級延時為該若干個最大值通道的平均延時。

2.根據(jù)權(quán)利要求1所述的數(shù)字匹配濾波電路，其特征在于，所述可編程延時單元中的二選一選擇器通過布局布線方式約束在所述FPGA內(nèi)部的一查找表單元中，該查找表單元的A1、A2端為信號輸入端，A3端為信號選擇控制端，通過控制A3的輸入使A1輸入的信號有效或A2輸入的信號有效，從查找表單元的O端輸出信號。

3.根據(jù)權(quán)利要求1所述的數(shù)字匹配濾波電路，其特征在于，所述基本延時單元通過布局布線方式約束在在所述FPGA內(nèi)部的一查找表單元中，該查找表單元的A0、A1、A2端輸入為0，輸入信號從A3端輸入，經(jīng)過該查找表單元后延時最小延時時間t₀，從查找表單元的O端輸出信號。

4.根據(jù)權(quán)利要求1-3中任意一項所述的數(shù)字匹配濾波電路，其特征在于，所述FPGA的系統(tǒng)最小延時時間為1ns。

5.一種基于權(quán)利要求1-4中任意一項所述數(shù)字匹配濾波電路的數(shù)字匹配濾波方法，其特征在于，包括以下步驟：

輸入目標(biāo)回波信號；

可編程延時模塊對所述目標(biāo)回波信號提供0～9ns依次遞增的延時處理，并輸出9路延時信號以及1路未延時信號；

匹配處理模塊對所述9路延時信號以及1路未延時信號進行匹配處理，輸出10路脈沖壓縮信號；

所述數(shù)據(jù)處理模塊對所述10路脈沖壓縮信號進行數(shù)據(jù)比較，選擇10路脈沖壓縮信號中的最優(yōu)輸出并輸出比較結(jié)果，其中所述比較處理按照如下方式進行：

1)如果10組脈沖壓縮信號的峰值中僅存在一個最大值，則目標(biāo)回波信號的納秒級延時為相對應(yīng)通道的延時；

2)如果10組脈沖壓縮信號的峰值中存在若干個最大值，則目標(biāo)回波信號的納秒級延時為該若干個最大值通道的平均延時。

6.根據(jù)權(quán)利要求5所述的數(shù)字匹配濾波方法，其特征在于，所述方法中，所述FPGA的系統(tǒng)最小延時時間為1ns。