[發明專利]基于FPGA可編程延時電路的數字匹配濾波電路與方法有效

申請號：	201310496306.6	申請日：	2013-10-21
公開（公告）號：	CN103546113A	公開（公告）日：	2014-01-29
發明（設計）人：	李洪濤;曾文浩;顧陳;朱曉華;趙恒;胡恒	申請（專利權）人：	南京理工大學
主分類號：	H03H7/38	分類號：	H03H7/38
代理公司：	南京理工大學專利中心 32203	代理人：	朱顯國
地址：	210094 ***	國省代碼：	江蘇;32
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摘要：
搜索關鍵詞：	基于 fpga 可編程延時電路數字匹配濾波方法
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【說明書】：

技術領域

本發明涉及雷達、匹配濾波器技術領域，具體而言涉及一種FPGA可編程延時電路的數字匹配濾波電路與數字匹配濾波方法。

背景技術

基于FPGA的納秒級可編程延時電路的數字匹配濾波器用于高精度的目標距離檢測。

目前的匹配濾波器主要通過模擬電路和一般數字電路兩種方式來實現。模擬電路設計的匹配濾波器精度較低，且電路容易受環境影響，穩定性較低；一般數字電路中，利用時序電路設計的匹配濾波器穩定度有所提升，但是精度僅能達到時鐘分辨率，從而影響測距結果。

發明內容

針對現有技術存在的缺陷或不足，本發明旨在提供一種基于FPGA可編程延時電路的數字匹配濾波電路與數字匹配濾波方法，通過對數字匹配濾波器的輸入信號進行高精度延時，實現對近程探測目標的高精度距離檢測。

實現本發明目的的技術解決方案為：

一種數字匹配濾波電路，包括可編程延時模塊、匹配處理模塊及數據比較模塊，所述可編程延時模塊接收目標回波信號的輸入并延時處理，所述可編程延時模塊的輸出與所述匹配處理模塊的輸入連接，所述匹配處理模塊的輸出與所述數據比較模塊的輸入連接，其中：

所述可編程延時模塊包括由9個可編程延時單元與1個通路并聯而成的10個通道，所述9個可編程延時單元依次并聯連接并對輸入的目標回波信號提供1ns～9ns九級依次遞增的延時處理，所述目標回波信號經所述可編程延時模塊后輸出9路延時信號以及1路未延時信號，其中：所述可編程延時單元由二選一選擇器和縱向延時單元依次串聯而成，所述縱向延時單元由多個基本延時單元級聯而成，所述二選一選擇器的一個選擇輸入端接縱向延時單元的輸出端、且其另一個選擇輸入端與縱向延時單元的輸入端相連，所述可編程延時模塊通過布局布線方式約束在FPGA內部縱向相鄰的查找表單元中，通過FPGA內部資源實現；

所述匹配處理模塊由10組相同結構的匹配濾波器并聯形成，用于對所述9路延時信號以及1路未延時信號進行匹配處理，輸出10路脈沖壓縮信號；

所述數據比較模塊用于對所述10路脈沖壓縮信號進行比較處理，選擇10路脈沖壓縮信號中的最優輸出并輸出比較結果，其中所述比較處理按照如下方式進行：

1)如果10組脈沖壓縮信號的峰值中僅存在一個最大值，則目標回波信號的納秒級延時為相對應通道的延時；

2)如果10組脈沖壓縮信號的峰值中存在若干個最大值，則目標回波信號的納秒級延時為該若干個最大值通道的平均延時。

進一步，所述可編程延時單元中的二選一選擇器通過布局布線方式約束在所述FPGA內部的一查找表單元中，該查找表單元的A1、A2端為信號輸入端，A3端為信號選擇控制端，通過控制A3的輸入使A1輸入的信號有效或A2輸入的信號有效，從查找表單元的O端輸出信號。

進一步，所述基本延時單元通過布局布線方式約束在在所述FPGA內部的一查找表單元中，該查找表單元的A0、A1、A2端輸入為0，輸入信號從A3端輸入，經過該查找表單元后延時最小延時時間t₀，從查找表單元的O端輸出信號。

進一步，所述FPGA的系統最小延時時間為1ns。

根據本發明的改進，還提出一種基于上述數字匹配濾波電路的數字匹配濾波方法，其包括以下步驟：

輸入目標回波信號；

可編程延時模塊對所述目標回波信號提供0～9ns依次遞增的延時處理，并輸出9路延時信號以及1路未延時信號；

匹配處理模塊對所述9路延時信號以及1路未延時信號進行匹配處理，輸出10路脈沖壓縮信號；

所述數據處理模塊對所述10路脈沖壓縮信號進行數據比較，選擇10路脈沖壓縮信號中的最優輸出并輸出比較結果，其中所述比較處理按照如下方式進行：