[發明專利]一種支持列選功能的亞閾值存儲單元

無效

• 申請號: 201310494137.2
• 申請日: 2013-10-21
• 公開（公告）號: CN103578530A
• 公開（公告）日: 2014-02-12
• 發明（設計）人: 溫亮;李毅;曾曉洋
• 申請（專利權）人: 復旦大學
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;盛志范

技術領域

本發明屬于集成電路存儲器技術領域，具體涉及一種寄存器文件(Register?File)及靜態隨機存儲器(Static?Random?Access?Memory,?SRAM)單元。

背景技術

超低功耗的memory在最近十幾年得到快速的發展，尤其是移動芯片、便攜式器件、生物芯片及無線傳感器等低功耗電子產品的爆炸式增長，使得超低功耗的memory受到更為廣泛的關注。

超低功耗的memory通常工作在低壓環境下，甚至亞閾值電壓領域。傳統的6管(6?Transistors,?6T)SRAM，由于其存儲單元內部讀、寫約束的存在，使得它很難在低于0.7伏的電壓下工作，即使采用先進的讀、寫輔助電路，也不能將其最小工作電壓降至亞閾值電壓。而且，隨著工藝技術的進步，工藝偏差和器件參數的不匹配越來越嚴重，這使得6T?SRAM的最小工作電壓進一步降級。

因此，設計者們更為偏向采用先進的存儲單元結構來進行超低功耗的memory設計。例如，作者L.?Chang于2005年在會議“Symposium?on?VLSI?Technology”中發表“Stable?SRAM?Cell?Design?for?the?32nm?Node?and?Beyond”，文中提出了一種單端的8T存儲單元結構，采用讀、寫分開的策略，具有較高的噪聲容限及較低的可工作電壓。這些特性使得它在超深亞微米級的高性能memory設計中受到設計者們的一致青睞，并且逐漸呈現代替6T?SRAM的趨勢。作者K.?Takeda于2006年在雜志JSSC(IEEE?Journal?of?Solid-State?Circuits)中發表“A?read-static-noise-margin-free?SRAM?cell?for?low-VDD?and?high-speed?applications”，文中提出了一種單端的7T存儲單元結構，采用隔離管的方式來提高單元的讀、寫穩定性，這使得它能在小于0.5伏以下的電源電壓下工作。作者B.?Zhai于2007年在會議ISSCC(International?Solid-State?Circuits?Conference)中發表“A?sub-200?mV?6T?SRAM?in?0.13-mm?CMOS”，提出一種單端6T存儲單元，通過讀、寫幫助電路，它的最小工作電壓能降至200mV。作者J.?Kulkarni于2007在雜志JSSC中發表“A?160-mV?robust?Schmitt?trigger?based?subthreshold?SRAM”，提出一種差分的10T存儲單元，采用斯密特觸發器的結構形式，具有較高的噪聲容限，最小工作電壓能夠降至160毫伏。同樣，還有2010年M.-H.?Tu在Transaction?on?Circuits?and?System?I:?Regular?Papers發表的“Single-ended?subthreshold?SRAM?with?asymmetrical?write/read-assist”一文中提出的單端8T存儲單元；2011年J.-J.?Wu在JSSC發表的“A?large?sVTH/VDD?tolerant?zigzag?8T?SRAM?with?area-efficient?decoupled?differential?sensing?and?fast?write-back?scheme”一文中提出的差分8T存儲單元；2012年M.-H.?Tu在JSSC發表的“A?single-ended?disturb-free?9T?subthreshold?SRAM?with?cross-point?data-aware?write?wordline?structure,?negative?bitline,?and?adaptive?read?operation?timing?tracing”中提出的單端9T存儲單元，及2012年C.-H.?Lo在JSSC發表的“P–P–N-based?10T?SRAM?cell?for?low-leakage?and?resilient?subthreshold?operation”中提出的差分10T存儲單元等等。