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[發明專利]一種半導體器件的制備方法在審

專利信息
申請號: 201310492653.1 申請日: 2013-10-18
公開(公告)號: CN104576537A 公開(公告)日: 2015-04-29
發明(設計)人: 陳勇 申請(專利權)人: 中芯國際集成電路制造(上海)有限公司
主分類號: H01L21/8247 分類號: H01L21/8247;H01L21/266;H01L21/28
代理公司: 上海光華專利事務所 31219 代理人: 李儀萍
地址: 201203 *** 國省代碼: 上海;31
權利要求書: 查看更多 說明書: 查看更多
摘要:
搜索關鍵詞: 一種 半導體器件 制備 方法
【說明書】:

技術領域

發明屬于半導體器件的制造領域,涉及一種半導體器件的制備方法。

背景技術

閃存存儲器由于具有可多次進行數據的存入、讀取、抹除等動作,且存入的數據在斷電后也不會消失的優點,所以已成為個人電腦和電子設備所廣泛采用的一種存儲器元件。

典型的閃存存儲器組件乃堆棧式柵極結構,以摻雜的多晶硅制作浮置柵極與控制柵極。浮置柵極處于浮置狀態,無任何電路與之連接,浮置柵極與控制柵極間以柵極間介電層相隔,浮置柵極與基底以隧穿介電層相隔;而控制柵極則與字線相連接。

在浮置柵極的制備過程中,通常采用化學機械拋光法(CMP,Chemical?Mechanical?Polishing)對浮置柵極多晶硅層進行平坦化處理。但由于浮置柵極多晶硅層形成以后要進行離子摻雜處理,因此,對于形成的多晶硅層是先進行平坦化處理還是先進行摻雜處理是一個值得探討的問題。由于現有CMP工藝技術的限制,對CMP工藝的精度很難控制,很難保證多晶硅層平坦化處理后厚度的均勻性,有時平坦化處理后的多晶硅層的厚度差甚至會超過10nm。在這樣的條件下對多晶硅層進行離子摻雜,會導致較厚的多晶硅層處離子摻雜不夠,而較薄的多晶硅層處離子可能會穿過多晶硅層進入半導體襯底中,這將大大影響該多晶硅層摻雜的均勻性,進而對浮置柵極及整個器件的性能產生嚴重的影響。如果在CMP之前對多晶硅層進行離子摻雜,在熱擴散的條件下,多晶硅層就會摻雜的比較均勻,也不會存在離子穿過多晶硅層進入半導體襯底的現象。因此,在現有浮置柵極的制備過程中,通常是先對多晶硅層進行離子摻雜,再對其進行平坦化處理。

現有浮置柵極的制備過程如圖1a至圖1f所示。如圖1a所示,提供一半導體襯底10,在半導體襯底10內形成隔離結構11以隔離出有源區12,隔離結構11的表面高于半導體襯底10。如圖1b所示,在有源區12上形成隧穿氧化層13。如圖1c所示,在隧穿氧化層13和隔離結構11上形成本征多晶硅層14。如圖1d所示,在本征多晶硅層14上形成一層具有開口結構的掩膜層16,掩膜層16開口位置對應于浮置柵極17的位置,而后對浮置柵極17進行N型摻雜。圖1e為對應于圖1d的俯視圖,從圖1e中可知,掩膜層16覆蓋了包括選擇柵極18在內的整個多晶硅層,僅留開口于浮置柵極17的位置,這使得N型摻雜的區域僅為浮置柵極17。如圖1f所示,去除掩膜層16,并對所述N型摻雜的多晶硅層15進行平坦化處理,形成浮置柵極17。

由于多晶硅在摻雜后電勢會發生變化,而CMP又是一個電化學拋光和物理拋光相結合的拋光方法,多晶硅電勢的變化必定會對其拋光速率產生影響,摻雜后多晶硅的移除速率與未摻雜多晶硅的移除速率明顯不同。摻雜后多晶硅移除速率的變化與拋光液和多晶硅摻雜元素類型有關,但無論如何都將使得CMP的均勻性受到了明顯的影響。而在現有浮置柵極的制備過程中,摻雜的區域非常小,僅為浮置柵極,較大的未摻雜區域必定會使得其在CMP的過程中存在大量的多晶硅殘留,殘留的多晶硅會在后續閃存存儲器使用的過程中導致浮置柵極發生短路。而如果要去除殘留的多晶硅而對整個多晶硅層進行進一步的CMP,將會導致浮置柵極多晶硅損耗。浮置柵極多晶硅的損耗會導致控制柵對溝道的耦合率下降,從而使得閃存存儲器的寫入和擦除的速率變慢。

發明內容

鑒于以上所述現有技術的缺點,本發明的目的在于提供一種半導體器件的制備方法,用于解決現有浮置柵極的制備過程中對多晶硅層進行平坦化處理時CMP均勻性較差,使得多晶硅層未摻雜區域存在大量的多晶硅殘留,進而會在后續閃存存儲器使用的過程中導致浮置柵極發生短路的問題或者為了去除多晶硅層未摻雜區域殘留的多晶硅而進行進一步的CMP,導致浮置柵極多晶硅損耗,進而導致控制柵對溝道的耦合率下降,從而使得閃存存儲器的寫和擦得數率變慢的問題。

為實現上述目的及其他相關目的,本發明提供一種半導體器件的制備方法,所述方法至少包括:

1)提供一半導體襯底,所述半導體襯底內形成有用于隔離有源區的隔離結構,隔離結構的表面高于半導體襯底;

2)在所述半導體襯底的有源區上形成隧穿氧化層;

3)在所述隧穿氧化層和隔離結構上形成本征多晶硅層;

4)在所述本征多晶硅層上預設的選擇柵極對應的位置形成一層掩膜層,然后對暴露的本征多晶硅層進行N型摻雜;

5)去除掩膜層,并對所述N型摻雜的多晶硅層進行平坦化處理。

優選地,形成浮置柵極之后還包括對選擇柵極對應的區域進行P型摻雜的步驟。

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