[發明專利]靜態隨機存儲器之寫入冗余度改善的方法

有效

• 申請號: 201310492066.2
• 申請日: 2013-10-18
• 公開（公告）號: CN103579118B
• 公開（公告）日: 2016-11-02
• 發明（設計）人: 俞柳江
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/8244
• 分類號: H01L21/8244
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體技術領域，尤其涉及一種靜態隨機存儲器之寫入冗余度改善的方法。

背景技術

靜態隨機存儲器（Static?Random?Access?Memory,SRAM）作為半導體存儲器中的一類重要產品，在計算機、通信、多媒體等高速數據交換系統中得到了廣泛的應用。

通常地，所述90nm以下的靜態隨機存儲器之版圖包括有源區、多晶硅柵，以及接觸孔三個層次，并在所述版圖區域上分別形成控制管，所述控制管為NMOS器件；下拉管（Pull?Down?MOS），所述下拉管為NMOS器件；上拉管（Pull?Up?MOS），所述上拉管為PMOS器件。但是，在現有靜態隨機存儲器中，所述上拉晶體管之等效電阻較小，進而導致所述靜態存儲器的寫入冗余度（Write?Margin）較小。尋求一種增大所述上拉晶體管之等效電阻，以提高所述靜態隨機存儲器之寫入冗余度的方法已成為本領域亟待解決的問題之一。

故針對現有技術存在的問題，本案設計人憑借從事此行業多年的經驗，積極研究改良，于是有了本發明一種靜態隨機存儲器之寫入冗余度改善的方法。

發明內容

本發明是針對現有技術中，所述傳統的靜態隨機存儲器之上拉晶體管的等效電阻較小，進而導致所述靜態存儲器的寫入冗余度（Write?Margin）較小等缺陷提供一種靜態隨機存儲器之寫入冗余度改善的方法。

為實現本發明之目的，本發明提供一種靜態隨機存儲器之寫入冗余度改善的方法，所述方法包括：

執行步驟S1：提供硅基襯底，并在所述硅基襯底內形成所述淺溝槽隔離；

執行步驟S2：在所述淺溝槽隔離之間間隔形成所述NMOS器件和所述作為上拉晶體管的PMOS器件；

執行步驟S3：在所述NMOS器件之源極區和漏極區，以及所述作為上拉晶體管的PMOS器件之源極區和漏極區進行源漏注入后，并在所述NMOS器件和所述PMOS器件之異于所述硅基襯底一側沉積所述氮化硅保護層；

執行步驟S4：對所述NMOS器件和所述作為上拉晶體管的PMOS器件進行源漏退火工藝；

執行步驟S5：刻蝕除去所述氮化硅保護層。

可選地，在制備所述應力記憶效應工藝光刻版時，使得所述上拉晶體管之PMOS器件區域不被打開，而與所述NMOS器件一樣被覆蓋，所述上拉晶體管區域的氮化硅保護層不被刻蝕除去。

可選地，對所述NMOS器件和所述作為上拉晶體管的PMOS器件進行源漏退火工藝，在所述氮化硅保護層、所述NMOS器件之多晶硅柵和側壁、所述作為上拉晶體管的PMOS器件之多晶硅柵和側壁之間產生熱應力和內應力效應。

可選地，所述應力效應記憶在所述NMOS器件之多晶硅柵與所述作為上拉晶體管的PMOS器件之多晶硅柵中，所述應力方向垂直于所述靜態隨機存儲器表面。

可選地，刻蝕除去所述氮化硅保護層時，所述應力效應記憶在所述NMOS器件之多晶硅柵與所述作為上拉晶體管的PMOS器件之多晶硅柵中，并傳導至所述CMOS半導體器件的溝道中。

可選地，傳導至所述CMOS半導體器件溝道中的所述應力為垂直于所述靜態隨機存儲器表面的壓應力和沿器件溝道方向的張應力。

可選地，記憶在所述NMOS器件之多晶硅柵與所述作為上拉晶體管的PMOS器件之多晶硅柵中，并傳導至所述CMOS半導體器件溝道中的應力效應，將提高所述NMOS器件的電子遷移率。

可選地，記憶在所述NMOS器件之多晶硅柵與所述作為上拉晶體管的PMOS器件之多晶硅柵中，并傳導至所述CMOS半導體器件溝道中的應力效應，將降低所述作為上拉晶體管的PMOS器件的載流子遷移率，增大所述上拉晶體管的等效電阻，提高所述靜態隨機存儲器之寫入冗余度。

綜上所述，本發明通過在制備所述應力記憶效應工藝光刻版時，使得所述上拉晶體管之PMOS器件區域與所述NMOS器件被覆蓋，在應力記憶效應工藝中，所述上拉晶體管PMOS器件和所述NMOS器件均被所述氮化硅保護層覆蓋，之后進行源漏退火工藝，所述上拉晶體管的空穴遷移率被降低，從而增大所述上拉晶體管的等效電阻，在所述靜態隨機存儲器的寫入過程中，降低所述第二節點的電位，從而提高所述靜態隨機存儲器之寫入冗余度。

附圖說明

圖1所示為本發明靜態隨機存儲器之寫入等效電路示意圖；

圖2所示為本發明靜態隨機存儲器之寫入冗余度改善的方法流程圖；

圖3（a）～圖3（c）所示為本發明靜態隨機存儲器之寫入冗余度改善的階段性結構示意圖；