[發(fā)明專利]實現(xiàn)智能手機(jī)多處理器高速并行加載的系統(tǒng)

在審

• 申請?zhí)枺?/td>: 201310489953.4
• 申請日: 2014-01-22
• 公開（公告）號: CN103677896A
• 公開（公告）日: 2014-03-26
• 發(fā)明（設(shè)計）人: 王耀斌
• 申請（專利權(quán)）人: 陜西高新實業(yè)有限公司
• 主分類號: G06F9/445
• 分類號: G06F9/445;G06F13/20
• 代理公司: 西安億諾專利代理有限公司 61220
• 代理人: 劉斌

技術(shù)領(lǐng)域

本發(fā)明涉及一種針對多個處理器高速并行加載程序的系統(tǒng)，具體涉及一種實現(xiàn)智能手機(jī)多處理器高速并行加載的系統(tǒng)。

背景技術(shù)

隨著智能手機(jī)領(lǐng)域的技術(shù)要求越來越高，原來的單處理器系統(tǒng)已難以滿足，于是應(yīng)運(yùn)而生了多處理器的分布式嵌入式系統(tǒng)。系統(tǒng)中不僅僅有處理器，還有大規(guī)模可編程邏輯器件。其優(yōu)點是把一個或多個任務(wù)進(jìn)行拆分由多個不同處理器并行完成，對每一個處理器的要求都不是很高，各處理器之間協(xié)同工作，提升了處理能力，豐富了接口，大大提高了系統(tǒng)工作效率。更為重要的是，相對于以前采用單一處理器來講，降低了系統(tǒng)工作頻率，減少了發(fā)熱量和功耗，還有利于電磁兼容性，提高了可靠性。在設(shè)計安排方面，由于把多個任務(wù)分解給不同的處理器，該任務(wù)就可以由不同的人來并行完成，只需相互之間制定好通信接口即可，這樣就降低了應(yīng)用程序的開發(fā)難度，縮短了開發(fā)周期，降低了開發(fā)成本。

目前逐漸新興出單芯片的多核處理器，有替代多處理器的趨勢，有獨(dú)到之處，不過還處于試用階段，技術(shù)沒有得到廣泛地驗證。所以其電路設(shè)計方法主要有兩種：一是采用多口RAM或大規(guī)模可編程器件隔離處理器之間的總線，完成處理器間的互聯(lián)防止沖突，程序加載時以一個處理器為主器件其它為從器件，主器件控制各從器件的加載，逐一進(jìn)行；二是通過控制不同處理器的上電順序來實現(xiàn)加載。目前，這兩種方法的共同缺點是程序必須串行加載，即只有當(dāng)一個處理器的程序加載完畢之后另一個才能開始加載。當(dāng)一個系統(tǒng)中有多個處理器時，加載時間會更長，很不適應(yīng)于實時性要求高的場合。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供了一種實現(xiàn)智能手機(jī)多處理器高速并行加載的系統(tǒng)，其通過隔離處理器數(shù)據(jù)總線實現(xiàn)處理器并行分別同時加載，改變了以往只能串行加載的方法。假設(shè)有N個處理器，每個處理器加載時間分別是T1、T2、…、Tn，其中第m個處理器加載時間Tm為最長。那么，串行加載的時間為所有處理器加載時間相加之和，即Tsum?=?T1+T2+…+Tm+…+Tn；并行加載的時間Tsum等于第m個處理器加載時間Tm,即Tsum?=?Tm。很明顯，并行加載所需時間遠(yuǎn)遠(yuǎn)小于串行加載時間，具有很好的實時性。

該系統(tǒng)關(guān)鍵是把處理器上電后IO口自身的固有特性和對總線開關(guān)的控制結(jié)合起來，確保每個處理器加載時都不會影響和其數(shù)據(jù)總線關(guān)聯(lián)的處理器加載所需要的狀態(tài)。

本發(fā)明的技術(shù)解決方案是：

一種實現(xiàn)智能手機(jī)多處理器高速并行加載的系統(tǒng)，其特殊之處在于，該系統(tǒng)包括：

1】提供總線開關(guān)、給智能手機(jī)植入多個處理器，所述多個處理器均包括數(shù)據(jù)總線、并互聯(lián)；

2】提供總線開關(guān)輸出使能端OE連接所有互聯(lián)的處理器數(shù)據(jù)總線，其控制隔離所有互聯(lián)的處理器數(shù)據(jù)總線；

3】選用上電復(fù)位及程序加載期間其IO管腳輸出為高電平的處理器，把該處理器的某個IO管腳接到該總線開關(guān)的使能端OE上，該IO管腳定義為OE_EN；?

4】編寫處理器程序代碼，在每個處理器程序加載結(jié)束后延時等待時間Tw，

使IO管腳OE_EN輸出低電平，并一直保持；或把每個總線開關(guān)的控制端采用與門控制，其輸入為兩個相連的處理器IO管腳輸出進(jìn)行控制；把與門控制采用可編程器件CPLD來實現(xiàn)。

5】若有多個處理器互聯(lián)時，則選擇多個不同的IO管腳IO1、IO2……分別接到對應(yīng)的總線開關(guān)的控制使能端OE上；按上面4】所示編寫不同的延時控制指令，控制使能端OE，即可。

上述每個等待時間Tw相同或不同，其取決于其代碼大小及加載速度；其等待時間Tw為所有處理器的最長加載時間之差減去該處理器自身加載的時間。

上述實現(xiàn)智能手機(jī)多處理器高速并行加載的系統(tǒng)，其特征在于：若為加載更可靠,?應(yīng)在等待時間Tw再加上適當(dāng)余量Δt,?Δt根據(jù)系統(tǒng)自身特點而定。

上述編寫處理器程序代碼的程序包括匯編以及C語言，若采用FPGA則還應(yīng)包括VHDL及Verilog。

本發(fā)明的優(yōu)點在于：

1.??程序加載速度快，實現(xiàn)了程序的并行加載，特別適合于實時性要求高、

上電后需要迅速做出響應(yīng)的場合。

2.??方法簡單，易于排故。由于可分別獨(dú)立加載，相互之間的加載不受外部

因素影響。一個處理器加載失敗時通過測量OE端電平就容易識別確認(rèn)，使得電路設(shè)計和調(diào)試更簡單更容易。

3.??高靈活性。特別是在有多片處理器和FPGA互聯(lián)時，不需擔(dān)心加載時序上

的配合，使得軟件編寫方便。

4.??很高的可靠性。利用處理器上電后IO口自身的固有特性控制總線開關(guān)的