[發明專利]一種FinFET及其制造方法

有效

• 申請號: 201310479356.3
• 申請日: 2013-10-14
• 公開（公告）號: CN104576386B
• 公開（公告）日: 2018-01-12
• 發明（設計）人: 尹海洲;劉云飛
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/06
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙)11370
• 代理人: 朱海波

技術領域

本發明涉及一種半導體器件制造方法，具體地，涉及一種FinFET制造方法。

技術背景

隨著半導體器件的尺寸按比例縮小，出現了閾值電壓隨溝道長度減小而下降的問題，也即，在半導體器件中產生了短溝道效應。為了應對來自半導體涉及和制造方面的挑戰，導致了鰭片場效應晶體管，即FinFET的發展。

FinFET目前可分為兩大類，一類是統一的柵電位FinFET，即所有的柵極由統一的電壓控制，相當于彼此并聯，便于控制；另一類是獨立的柵電位FinFET，即位于鰭片兩側的兩個柵分別由不同的電壓控制，可分別控制柵電位使溝道處于不同的狀態。由于獨立柵電位FinFET可以自由控制兩個柵上的電位，使得溝道能夠更好地關斷，比統一柵電位的FinFET具有更好的性能。

對于獨立柵電位FinFET而言，在現有工藝中，鰭片兩側的兩個柵具有相同的尺寸和形狀，因此對于溝道兩端的控制能力較差，影響器件性能。

為了解決上述問題，本發明提供了一種新型非對稱FinFET制作方法，即在去除偽柵疊層，形成偽柵空位后，在述半導體結構鰭片的一側覆蓋光刻膠，去除或減薄未被光刻膠覆蓋一側的側墻，使得鰭片一側的空位寬度大于另一側的空位寬度，那么在接下來形成柵極疊層時，鰭片一側的柵極疊層厚度會大于另一側，其范圍覆蓋了整個溝道以及溝道兩側的源漏擴展區，很好地控制了溝道兩端的電位，可有效地提高獨立柵電位FinFET兩個柵極的控制能力，更利于提高器件各方面的性能。

發明內容

本發明提供了一種FinFET制造方法，可有效地提高獨立柵電位FinFET兩個柵極的控制能力。具體的，本發明的FinFET制造方法，包括：

a.提供襯底；

b.在所述襯底上形成鰭片；

c.形成位于所述鰭片上方溝道保護層；

d.形成位于所述鰭片兩側的淺溝槽隔離結構；

e.在所述鰭片中部的溝道上方和側面形成偽柵疊層和側墻；

f.在鰭片兩端分別形成源漏區；

g.淀積層間介質層以覆蓋所述偽柵疊層和所述源漏區，進行平坦化，露出偽柵疊層；

h.去除所述偽柵疊層，形成偽柵空位，露出位于鰭片中部的溝道以及溝道保護層；

i.在述半導體結構鰭片的一側覆蓋光刻膠；

j.去除或減薄未被光刻膠覆蓋一側的側墻；

k.去除光刻膠，并在所述偽柵空位中填充柵極疊層；

1.對所述半導體進行平坦化處理，暴露出溝道保護層，形成第一分立柵疊層和第二分立柵疊層。

其中，所述溝道保護層的材料為二氧化硅和／或氮化硅。

其中，所述側墻的材料為氮化硅，所述側墻的厚度為7～15nm。

其中，去除所述側墻的方法為各向同性刻蝕干法刻蝕。

其中，所述第二分立柵疊層的寬度大于位于鰭片另一側的第一分立柵疊層的寬度。

相應的，本發明還提供了一種半導體結構，包括：

襯底；

位于所述襯底上方的鰭片；

位于所述鰭片上方溝道保護層；

位于所述鰭片兩端的源漏區；

位于所述鰭片兩側的淺溝槽隔離結構；

位于所述鰭片兩側，覆蓋所述淺溝槽隔離結構的層間介質層；

位于所述鰭片一側的第一分立柵疊層和位于所述鰭片另一側的第二分立柵疊層，其中所述第二分立柵疊層的寬度大于所述第一分立柵疊層的寬度；

位于所述第一分立柵疊層與其所在一側的層間介質層之間的側墻。

其中，所述所述溝道保護層的材料為二氧化硅和／或氮化硅。

其中，所述側墻的材料為氮化硅，其側墻的厚度為7～15nm。

根據本發明提供的新型非對稱FinFET制作方法，即在去除偽柵疊層，形成偽柵空位后，在述半導體結構鰭片的一側覆蓋光刻膠，去除未被光刻膠覆蓋一側的側墻，使得鰭片一側的空位寬度等于另一側的空位寬度與兩側的側墻厚度之和，那么在接下來形成柵極疊層時，鰭片一側的柵極疊層厚度會大于另一側，較大一側的柵極結構范圍覆蓋了整個溝道以及溝道兩側的源漏擴展區，很好地控制了溝道兩端的電位，可有效地提高獨立柵電位FinFET兩個柵極的控制能力，更利于提高器件各方面的性能。

附圖說明

圖1至圖7示意性地示出形成根據本發明的制造半導體鰭片的方法各階段半導體結構的三維等角圖。

具體實施方式

參見圖7，本發明提供了一種FinFET結構，包括：