[發(fā)明專利]采用雙通道技術(shù)的用于電源和地之間ESD保護(hù)的PowerClamp

有效

• 申請?zhí)枺?/td>: 201310477495.2
• 申請日: 2013-10-14
• 公開（公告）號(hào): CN103515944B
• 公開（公告）日: 2017-03-29
• 發(fā)明（設(shè)計(jì)）人: 蔡小五;高哲;閆明;梁超;魏俊秀;呂川
• 申請（專利權(quán)）人: 遼寧大學(xué)
• 主分類號(hào): H02H9/04
• 分類號(hào): H02H9/04
• 代理公司: 沈陽杰克知識(shí)產(chǎn)權(quán)代理有限公司21207
• 代理人: 金春華

技術(shù)領(lǐng)域

本發(fā)明涉及可用于65nm半導(dǎo)體工藝的電源和地之間ESD保護(hù)的Power?Clamp，特別涉及一種節(jié)省面積的電阻電容觸發(fā)的Power?clamp（電源和地之間的鉗位電路）。

背景技術(shù)

半導(dǎo)體加工技術(shù)能夠生產(chǎn)極小型的晶體管。這些微型晶體管具有很薄的氧化絕緣層，其容易被靜電損壞。因此，當(dāng)手持這些半導(dǎo)體裝置時(shí)需要特別小心。

靜電放電（ESD，Electron?Static?Discharge）是當(dāng)一個(gè)集成電路的管腳浮接時(shí)，大量靜電荷從外向內(nèi)灌入集成電路的瞬時(shí)過程，整個(gè)過程大約耗時(shí)100ns到1us。在集成電路的靜電放電時(shí)會(huì)產(chǎn)生數(shù)百甚至數(shù)千伏特的高壓，將集成電路中輸入級的柵氧化層擊穿。

ESD現(xiàn)象的模型主要有四種：人體放電模型(HBM)、機(jī)械放電模型(MM)、器件充電模型(CDM)以及電場感應(yīng)模型(FIM)。對一般集成電路產(chǎn)品來說，一般要經(jīng)過人體放電模型，機(jī)械放電模型以及器件充電模型的測試。為了能夠承受如此高的靜電放電電壓，集成電路產(chǎn)品通常必須使用具有高性能、高耐受力的靜電放電保護(hù)器件。

一般的RC觸發(fā)的Power?clamp，基于RC時(shí)間常數(shù)的控制電路被設(shè)計(jì)用來控制NMOS器件的導(dǎo)通，該NMOS器件的漏極(drain)連接到VDD，其源極(source)連接到VSS。當(dāng)有ESD電壓出現(xiàn)跨在VDD與VSS電源線之間時(shí)，該NMOS器件即會(huì)被導(dǎo)通而在VDD與VSS之間形成一暫時(shí)性的低阻抗通路，ESD放電電流即由該NMOS器件泄放掉。利用此ESD箝制電路，可以有效地防護(hù)VDD對VSS的ESD放電。

一般的RC觸發(fā)的Power?clamp，為了達(dá)到有效的泄放ESD電流，RC時(shí)間常數(shù)需要設(shè)計(jì)為0.5us-1us，如此大的RC時(shí)間常數(shù)需要比較大的電容和電阻，于是在集成電路版圖設(shè)計(jì)時(shí)，R和C需要比較大版圖面積，造成浪費(fèi)。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種采用雙通道技術(shù)的用于電源和地之間ESD保護(hù)的Power?Clamp，此新型Power?clamp的RC時(shí)間常數(shù)可以設(shè)置很小，只要檢測到ESD脈沖即可泄放ESD電流，可以大大減小Power?clamp的版圖面積。

本發(fā)明采用的技術(shù)方案是：采用雙通道技術(shù)的用于電源和地之間ESD保護(hù)的Power?Clamp，包括在VDD和VSS之間設(shè)有RC觸發(fā)的檢測電路，所述的檢測電路包括PMOS1、NMOS1、電阻R2和BigFET，并具有Filter節(jié)點(diǎn)、INV1OUT節(jié)點(diǎn)、INV2OUT節(jié)點(diǎn)和BigFET柵節(jié)點(diǎn)；R1和C構(gòu)成ESD監(jiān)測電路，放在VDD和VSS之間，反相器Ⅰ放在RC監(jiān)測電路之后，反相器Ⅰ的輸入端和Filter節(jié)點(diǎn)相連，輸出端和反相器Ⅱ相連，反相器Ⅱ的輸出端和PMOS1的柵相連，NMOS1的柵接地，NMOS1的漏和PMOS1的漏相連然后接BIGFET的柵，BIGFET的柵同時(shí)通過電阻R2接地。

上述的采用雙通道技術(shù)的用于電源和地之間ESD保護(hù)的Power?Clamp，所述的PMOS1用于在ESD脈沖到達(dá)初期，PMOS1開啟，BigFET柵節(jié)點(diǎn)為高電壓，BigFET開啟泄放ESD電流。

上述的采用雙通道技術(shù)的用于電源和地之間ESD保護(hù)的Power?Clamp，所述的?NMOS1用于在脈沖到達(dá)，過了RC時(shí)間常數(shù)之后，仍然保持BigFET開啟泄放ESD電流。

上述的采用雙通道技術(shù)的用于電源和地之間ESD保護(hù)的Power?Clamp，所述的電阻R2用于在電路正常上電的情況下，使BigFET柵節(jié)點(diǎn)電壓為低電平，BigFET關(guān)閉，不會(huì)產(chǎn)生漏電。

上述的采用雙通道技術(shù)的用于電源和地之間ESD保護(hù)的Power?Clamp，RC檢測電路的RC時(shí)間常數(shù)設(shè)置為10-50ns。

上述的采用雙通道技術(shù)的用于電源和地之間ESD保護(hù)的Power?Clamp，RC檢測電路的RC時(shí)間常數(shù)設(shè)置為20ns。

本發(fā)明的有益效果是：本發(fā)明的Power?clamp采用雙通道技術(shù)，RC?時(shí)間常數(shù)僅僅需要10-50ns，可以大大減小Power?clamp的版圖面積。本發(fā)明的RC檢測電路采用雙通道，一個(gè)通道用來到導(dǎo)通BigFET,泄放ESD電流，另外一個(gè)通道用來維持BigFET導(dǎo)通0.5us-1us，從而可以有效地泄放ESD全部電流。

附圖說明

圖1是本發(fā)明的結(jié)構(gòu)示意圖。

圖2是spice?仿真HBM?2000V?ESD脈沖情況下，本發(fā)明的Power?clamp的開啟情況。

具體實(shí)施方式