[發明專利]一種FINFET制造方法

在審

• 申請號: 201310477088.1
• 申請日: 2013-10-13
• 公開（公告）號: CN104576380A
• 公開（公告）日: 2015-04-29
• 發明（設計）人: 劉云飛;尹海洲;張珂珂
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙) 11370
• 代理人: 朱海波

技術領域

本發明涉及半導體工藝，具體的，本發明涉及一種FINFET制造方法。

技術背景

隨著半導體器件的尺寸按比例縮小，出現了閾值電壓隨溝道長度減小而下降，漏電流增加等問題，也即，在半導體器件中產生了短溝道效應。為了應對來自半導體設計和制造方面的挑戰，導致了鰭片場效應晶體管，即FinFET的發展。

在設計中，考慮到器件性能，FinFET鰭片多為長方體形狀。然而在實際工藝中，長方體形狀的鰭片抗壓能力差，極易倒塌，因此，生產中的FinFET均采用三角形鰭片，而這一形狀會增加很多工藝步驟的難度，比如鰭片刻蝕，源漏區摻雜等。特別是在源漏區摻雜時，為了盡可能的在鰭片中實現均勻摻雜，現有技術中多采用具有一定傾斜角度的離子注入進行源漏區摻雜。然而這種方法受鰭片高度、鰭片間距等諸多因素的影響，不僅工藝步驟復雜，也難以獲得均勻摻雜。

為了解決這一問題，本發明提供了一種新型FinFET源漏摻雜方法，即在鰭片形成后，在半導體表面形成高于鰭片頂部的淺溝槽隔離結構，并在所述淺溝槽隔離結構上方形成偽柵疊層，源漏區所在的鰭片位于偽柵疊層兩側下方的淺溝槽隔離結構中，形成類似平面器件的結構，即可采用垂直的離子注入完成源漏區摻雜。采用本發明的制造方法，有效地避免了三角形鰭片形狀在源漏區摻雜中造成的不良影響，優化了器件性能，同時降低了工藝復雜度。

發明內容

本發明提供了一種FinFET制造方法，有效地避免了三角形鰭片形狀在源漏區摻雜中造成的不良影響，優化了器件性能，同時降低了工藝復雜度。具體的，該方法包括：

a.提供襯底；

b.在所述襯底上形成鰭片；

c.在所述半導體結構上形成淺溝槽隔離結構；

d.在所述淺溝槽隔離結構表面形成偽柵疊層，所述偽柵疊層與鰭片相交；

e.對所述半導體結構進行離子注入，形成源/漏區；

f.在所述半導體結構上淀積層間介質層；

g.去除偽柵疊層，形成偽柵空位;

h.在偽柵空位下方形成摻雜區以抑制源漏穿通漏電流；

i.對偽柵空位下方的淺溝槽隔離結構進行刻蝕，直至其頂部與源漏摻雜區底部平齊；

j.在所述偽柵空位中填充柵極疊層。

其中，所述淺溝槽隔離結構上表面比鰭片頂部高出5～10nm，所述淺溝槽隔離結構的材料為二氧化硅。

其中，所述偽柵疊層寬度等于所述半導體結構鰭片上的溝道長度。

其中，去除所述偽柵疊層下方的淺溝槽隔離結構時，去除深度為20～60nm。

其中，所述摻雜區位于偽柵空位下方20～60nm深度范圍內，形成所述摻雜區的方法為離子注入，所述摻雜區的摻雜類型與襯底相同，所述摻雜區的摻雜濃度范圍為1e18cm^-3～1e19cm^-3。

根據本發明提供的新型FinFET源漏摻雜方法，即在鰭片形成后，在半導體表面形成高于鰭片頂部的淺溝槽隔離結構，并在所述淺溝槽隔離結構上方形成偽柵疊層，源漏區所在的鰭片位于偽柵疊層兩側下方的淺溝槽隔離結構中，形成類似平面器件的結構，即可采用垂直的離子注入完成源漏區摻雜以及溝道下方防止穿通的重摻雜。采用本發明的制造方法，有效地避免了三角形鰭片形狀在源漏區摻雜中造成的不良影響，優化了器件性能，同時降低了工藝復雜度。

附圖說明

圖1和圖12示意性地示出形成根據本發明的制造半導體鰭片的方法各階段半導體結構的三維等角圖。

圖2、圖4、圖5、圖6、圖7、圖8和圖9示意性地示出形成根據本發明的制造半導體鰭片的方法各階段半導體結構的剖面圖。

圖3、圖10和圖11示意性地示出形成根據本發明的制造半導體鰭片的方法各階段半導體結構的俯視圖。

具體實施方式

如圖2所示，本發明提供了一種FinFET結構，包括：襯底100、鰭片200、柵極結構、源漏區和淺溝槽隔離結構300，其中，所述淺溝槽隔離結構300為二氧化硅。

襯底100包括硅襯底（例如硅晶片）。其中，襯底100可以包括各種摻雜配置。其他實施例中襯底100還可以包括其他基本半導體，例如鍺或化合物半導體，例如碳化硅、砷化鎵、砷化銦或者磷化銦。典型地，襯底100可以具有但不限于約幾百微米的厚度，例如可以在400um-800um的厚度范圍內。