[發(fā)明專利]一種FINFET制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201310477088.1
• 申請(qǐng)日: 2013-10-13
• 公開（公告）號(hào): CN104576380A
• 公開（公告）日: 2015-04-29
• 發(fā)明（設(shè)計(jì)）人: 劉云飛;尹海洲;張珂珂
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類號(hào): H01L21/336
• 分類號(hào): H01L21/336;H01L21/265
• 代理公司: 北京漢昊知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11370
• 代理人: 朱海波

1.一種FinFET制造方法，包括：

a.提供襯底（100）；

b.在所述襯底上形成鰭片（200）；

c.在所述半導(dǎo)體結(jié)構(gòu)上形成淺溝槽隔離結(jié)構(gòu)（300）；

d.在所述淺溝槽隔離結(jié)構(gòu)（300）表面形成偽柵疊層，所述偽柵疊層與鰭片（200）相交；

e.對(duì)所述半導(dǎo)體結(jié)構(gòu)進(jìn)行離子注入，形成源/漏區(qū)；

f.在所述半導(dǎo)體結(jié)構(gòu)上淀積層間介質(zhì)層（400）；

g.去除偽柵疊層，形成偽柵空位;

h.在偽柵空位下方形成摻雜區(qū)（201）；

i.對(duì)偽柵空位下方的淺溝槽隔離結(jié)構(gòu)（300）進(jìn)行刻蝕，直至其頂部與源漏摻雜區(qū)底部平齊；

j.在所述偽柵空位中填充柵極疊層。

2.根據(jù)權(quán)利要求1所述的制造方法，在步驟c中，所形成的所述淺溝槽隔離結(jié)構(gòu)（300）上表面比鰭片（200）頂部高出5～10nm。

3.根據(jù)權(quán)利要求1所述的制造方法，所述淺溝槽隔離結(jié)構(gòu)（300）的材料為二氧化硅。

4.根據(jù)權(quán)利要求1所述的制造方法，所述偽柵疊層寬度等于所述半導(dǎo)體結(jié)構(gòu)鰭片（200）上的溝道長(zhǎng)度。

5.根據(jù)權(quán)利要求1所述的制造方法，在步驟i中，去除所述偽柵疊層下方的淺溝槽隔離結(jié)構(gòu)（300）時(shí)，去除深度為20～60nm。

6.根據(jù)權(quán)利要求1所述的制造方法，在步驟h中，在偽柵空位下方的所述摻雜區(qū)（201）位于偽柵空位下方20～60nm深度范圍內(nèi)。

7.根據(jù)權(quán)利要求1或6所述的制造方法，形成所述摻雜區(qū)（201）的方法為離子注入。

8.根據(jù)權(quán)利要求1、6或7所述的制造方法，所述摻雜區(qū)（201）的摻雜類型與襯底相同。

9.根據(jù)權(quán)利要求1、6、7或8所述的制造方法，所述摻雜區(qū)（201）的摻雜濃度范圍為1e18cm^-3～1e19cm^-3。

10.根據(jù)權(quán)利要求1所述的制造方法，在步驟c和d之間，對(duì)所述半導(dǎo)體結(jié)構(gòu)上形成的淺溝槽隔離結(jié)構(gòu)（300）進(jìn)行平坦化處理。

11.根據(jù)權(quán)利要求1所述的制造方法，其中，所述摻雜區(qū)（201）的位置低于所述源漏區(qū)的摻雜區(qū)域。