[發(fā)明專利]基于電荷再利用和位線分級的低功耗8管SRAM芯片設(shè)計方法有效
| 申請?zhí)枺?/td> | 201310467311.4 | 申請日： | 2013-10-09 |
| 公開（公告）號： | CN103544986A | 公開（公告）日： | 2014-01-29 |
| 發(fā)明（設(shè)計）人： | 王旭;蔣劍飛;繩偉光;何衛(wèi)鋒;毛志剛 | 申請（專利權(quán)）人： | 上海交通大學 |
| 主分類號： | G11C11/40 | 分類號： | G11C11/40;G11C16/24 |
| 代理公司： | 上海科盛知識產(chǎn)權(quán)代理有限公司 31225 | 代理人： | 趙志遠 |
| 地址： | 200240 *** | 國省代碼： | 上海;31 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 基于 電荷 再利用 分級 功耗 sram 芯片 設(shè)計 方法 | ||
1.一種基于電荷再利用和位線分級的低功耗8管SRAM芯片設(shè)計方法，其特征在于，包括以下步驟：
1)在一塊SRAM中選用兩個不同的8管存儲單元，兩個不同的8管存儲單元的寫位線之間通過四個開關(guān)連接；
2)寫操作時，在8管SRAM單元的寫位線上進行位線電荷再利用技術(shù)，由兩個不同的8管存儲單元共同完成寫操作；
3)讀操作時，兩個不同的8管存儲單元分別進行相同的讀操作，該讀操作采用讀位線分級的結(jié)構(gòu)，由讀位線和其子位線共同完成讀操作。
2.根據(jù)權(quán)利要求1所述的一種基于電荷再利用和位線分級的低功耗8管SRAM芯片設(shè)計方法，其特征在于，所述的兩個不同的8管存儲單元分別為N-type和P-type，其中N-type由6個NMOS晶體管和2個PMOS晶體管構(gòu)成，P-type由4個NMOS晶體管和4個PMOS晶體管構(gòu)成。
3.根據(jù)權(quán)利要求2所述的一種基于電荷再利用和位線分級的低功耗8管SRAM芯片設(shè)計方法，其特征在于，所述的N-type包括第一PMOS晶體管Wp1、第二PMOS晶體管Wp2、第一NMOS晶體管Wn1、第二NMOS晶體管Wn2、第三NMOS晶體管Wa1、第四NMOS晶體管Wa2、第五NMOS晶體管N1和第六NMOS晶體管N2；
所述的第一PMOS晶體管Wp1的源極與第二PMOS晶體管Wp2的源極連接，所述的第一PMOS晶體管Wp1的柵極分別與第二PMOS晶體管Wp2的漏極、第一NMOS晶體管Wn1的柵極、第二NMOS晶體管Wn2的漏極、第四NMOS晶體管Wa2的漏極、第六NMOS晶體管N2的柵極連接；所述的第一PMOS晶體管Wp1的漏極分別與第二PMOS晶體管Wp2的柵極、第一NMOS晶體管Wn1的漏極、第二NMOS晶體管Wn2的柵極、第三NMOS晶體管Wa1的漏極連接；
所述的第三NMOS晶體管Wa1的柵極、第四NMOS晶體管Wa2的柵極分別與寫字線WWL連接，所述的第三NMOS晶體管Wa1的源極、第四NMOS晶體管Wa2的源極分別與位線連接；
第五NMOS晶體管N1的源極與第六NMOS晶體管N2的漏極連接，所述的第五NMOS晶體管N1的柵極與讀字線RWL連接，所述的第五NMOS晶體管N1的漏極與讀位線RBL連接。
4.根據(jù)權(quán)利要求3所述的一種基于電荷再利用和位線分級的低功耗8管SRAM芯片設(shè)計方法，其特征在于，所述的P-type的具體結(jié)構(gòu)與N-type區(qū)別在于，將N-type中的第三NMOS晶體管Wa1、第四NMOS晶體管Wa2改為第三PMOS晶體管Wa1、第四PMOS晶體管Wa2。
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