[發明專利]用于實現具有高速接口的多芯片模塊的方法

有效

• 申請號: 201310464784.9
• 申請日: 2013-10-08
• 公開（公告）號: CN103716297B
• 公開（公告）日: 2017-06-09
• 發明（設計）人: 威廉·卡爾文·伍德拉夫
• 申請（專利權）人: 安華高科技通用IP(新加坡)公司
• 主分類號: H04L29/06
• 分類號: H04L29/06;H04L12/28
• 代理公司: 北京律盟知識產權代理有限責任公司11287
• 代理人: 張世俊

1.一種多芯片模塊，包括：

基板；

安裝在所述基板上的第一物理層(PHY)芯片，所述第一PHY芯片包括復用器和第一物理層(PHY)電路；

安裝在所述基板上的第二PHY芯片；以及

將所述第一PHY芯片耦接到所述第二PHY芯片上的第一接口；

其中，所述第一PHY芯片的所述復用器被配置為接收來自媒體訪問控制(MAC)裝置的復用的數據流，所述復用的數據流包括與第一PHY芯片相關的第一數據流和與第二PHY芯片相關的第二數據流，將所述復用的數據流在所述第一PHY芯片解復用成所述第一數據流和所述第二數據流，從而將所述第一數據流輸出到所述第一PHY芯片的所述第一PHY電路，并且將所述第二數據流從所述第一PHY芯片經由所述第一接口傳輸到所述第二PHY芯片。

2.根據權利要求1所述的多芯片模塊，其中，所述復用器被配置為通過將所述復用的數據流中的字節或比特解交織來將所述復用的數據流解復用。

3.根據權利要求1所述的多芯片模塊，進一步包括：

安裝在所述基板上的第三PHY芯片；

安裝在所述基板上的第四PHY芯片；

將所述第一PHY芯片耦接至所述第三PHY芯片的第二接口；以及

將所述第一PHY芯片耦接至所述第四PHY芯片的第三接口；

其中，所述復用的數據流進一步包括與所述第三PHY芯片相關的第三數據流和與所述第四PHY芯片相關的第四數據流，并且所述第一PHY芯片的所述復用器進一步被配置為將所述復用的數據流在所述第一PHY芯片解復用成所述第三數據流和所述第四數據流，以便經由所述第二接口將所述第三數據流從所述第一PHY芯片傳輸到所述第三PHY芯片，并從所述第一PHY芯片經由所述第三接口將所述第四數據流傳輸到所述第四PHY芯片。

4.根據權利要求3所述的多芯片模塊，其中，所述第一數據流具有所述復用的數據流的數據速率的四分之一的數據速率。

5.根據權利要求4所述的多芯片模塊，其中，所述復用的數據流具有10Gbits每秒的數據速率，并且所述第一數據流、所述第二數據流、所述第三數據流和所述第四數據流中的每個都具有2.5Gbits每秒的數據速率。

6.根據權利要求1所述的多芯片模塊，其中，所述第二PHY芯片包括第二復用器和第二PHY電路，并且其中，所述第二復用器被配置為經由所述第一接口接收來自所述第一PHY芯片的所述第二數據流，并且將所述第二數據流傳遞到所述第二PHY電路。

7.根據權利要求6所述的多芯片模塊，其中，所述第二復用器被配置為選擇性地以第一模式和第二模式中的一種運行，在所述第一模式中，所述第二復用器被配置為將復用的數據流解復用，在所述第二模式中，所述第二復用器被配置為將所述第二數據流傳遞到所述第二PHY電路，并且所述第二復用器被編程為以所述第二模式運行。

8.根據權利要求6所述的多芯片模塊，其中，所述第一PHY電路被配置為將所述第一數據流轉換成第一物理層數據信號以用于在第一以太網線纜上傳輸，并且所述第二PHY電路被配置為將所述第二數據流轉換成第二物理層數據信號以用于在第二以太網線纜上傳輸。

9.一種物理層(PHY)芯片，包括：

復用器，被配置為選擇性地以第一模式和第二模式中的一種運行；以及

PHY電路；以及

將所述PHY芯片耦接到另一PHY芯片上的第一接口；

其中，在所述第一模式中，所述復用器被配置為將由所述PHY芯片接收的復用的數據流解復用成與所述PHY芯片相關的第一數據流和與所述另一PHY芯片相關的第二數據流，將所述第一數據流輸出到所述PHY電路，并且將所述第二數據流通過所述第一接口輸出到所述另一PHY芯片，并且，在所述第二模式中，所述復用器被配置為將由所述PHY芯片接收的數據流傳遞到所述PHY電路；

其中，所述PHY電路被配置為將來自所述復用器的所述數據流轉換成物理層數據信號以用于在以太網線纜上傳輸。

10.一種多芯片模塊，包括：

基板；

安裝在所述基板上的第一物理層(PHY)芯片，所述第一PHY芯片包括路由器和物理層(PHY)電路；

安裝在所述基板上的第二PHY芯片；以及

將所述第一PHY芯片耦接至所述第二PHY芯片的第一接口；

其中，所述第一PHY芯片的所述路由器被配置為：接收來自媒體訪問控制(MAC)裝置的多個數據包，所述多個數據包包括一個或多個具有與所述第一PHY芯片相關的第一地址的第一數據包和一個或多個具有與所述第二PHY芯片相關的第二地址的第二數據包；將具有所述第一地址的所述多個數據包中的所述一個或多個第一數據包路由到所述PHY電路；并且將具有所述第二地址的所述多個數據包中的所述一個或多個第二數據包經由所述第一接口路由到所述第二PHY芯片。