[發明專利]間距減半集成電路工藝及通過該工藝制成的集成電路結構

有效

• 申請號: 201310464332.0
• 申請日: 2013-10-08
• 公開（公告）號: CN104051345A
• 公開（公告）日: 2014-09-17
• 發明（設計）人: 大衛·史托爾斯·普瑞特;理查·豪斯利
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L21/8242
• 分類號: H01L21/8242;H01L27/108;H01L23/50
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 臧建明

1.一種間距減半集成電路工藝，其特征在于，包括：

在基板上方形成多個平行的基線圖案，每個基線圖案都與所述多個基線圖案的第一側或第二側的錘頭圖案相連，這些錘頭圖案交替地布置在所述第一側和第二側，并且所述第一側或第二側的錘頭圖案以交錯的方式布置；

對每個基線圖案和每個錘頭圖案進行修整；

在每個修整過的基線圖案以及對應的修整過的錘頭圖案的側壁上形成間隔物，包含一對衍生線圖案、環繞所述修整過的錘頭圖案的圈狀圖案，以及轉折圖案，所述轉折圖案位于所述修整過的基線圖案的不具有錘頭圖案的末端；

將所述修整過的基線圖案以及所述修整過的錘頭圖案移除；以及將每個圈狀圖案的一部分以及每個轉折圖案的至少一部分移除，以使每對衍生線圖案彼此不電連接，從而使每個剩余的圈狀圖案包含兩個接觸墊圖案。

2.根據權利要求1所述的間距減半集成電路工藝，其特征在于，還包括：將所述衍生線圖案和剩余的圈狀圖案的圖案轉移到下方的導電層，如此圖案化的下方導電層包含：對應于所述衍生線圖案的多根導電線，以及對應于剩余的圈狀圖案的多個接觸墊。

3.根據權利要求2所述的間距減半集成電路工藝，其特征在于，還包括：在所述多個接觸墊上方形成多個接觸插塞。

4.根據權利要求1所述的間距減半集成電路工藝，其特征在于，所述衍生線圖案和剩余的圈狀圖案分別直接作為多根導電線和所述導電線的多個接觸墊。

5.根據權利要求4所述的間距減半集成電路工藝，其特征在于，還包括：在所述多個接觸墊上方形成多個接觸插塞。

6.根據權利要求1所述的間距減半集成電路工藝，其特征在于，所述基線圖案和所述錘頭圖案包含光刻膠材料。

7.根據權利要求1所述的間距減半集成電路工藝，其特征在于，所形成的所述基線圖案的線/空間寬度為F₁/F₁，所述修整過的基線圖案的L/S寬度為F₂/3F₂，F₂=0.5F₁，并且所述衍生線圖案的L/S寬度為F₂/F₂。

8.根據權利要求1所述的間距減半集成電路工藝，其特征在于，所述衍生線圖案用于定義存儲器陣列的多根導電線，或者直接作為存儲器陣列的多根導電線。

9.根據權利要求8所述的間距減半集成電路工藝，其特征在于，所述存儲器陣列包括DRAM陣列。

10.根據權利要求8所述的間距減半集成電路工藝，其特征在于，所述導電線是所述存儲器陣列的字線。

11.一種集成電路結構，其特征在于，包括：

多根平行的導電線，所述導電線布置成多對；

多個接觸墊，每個接觸墊連接在一根導電線的一端，其中每對導電線的兩個接觸墊形成開口圈形，所述開口圈形交替地布置在所述多根導電線的第一側和第二側，并且所述第一側或第二側的所述開口圈形以交錯的方式布置。

12.根據權利要求11所述的集成電路結構，其特征在于，還包括位于所述接觸墊上方的多個接觸插塞。

13.根據權利要求11所述的集成電路結構，其特征在于，所述導電線的L/S寬度為0.5F/0.5F，并且F是光刻分辨率所限制的特征尺寸。

14.根據權利要求11所述的集成電路結構，其特征在于，所述導電線包括存儲器陣列的多根導電線。

15.根據權利要求14所述的集成電路結構，其特征在于，所述存儲器陣列包括DRAM陣列。

16.根據權利要求14所述的集成電路結構，其特征在于，所述導電線包括所述存儲器陣列的多根字線。